一种移位寄存器、栅极驱动电路及显示装置的制作方法

本发明涉及显示技术领域，尤指一种移位寄存器、栅极驱动电路及显示装置。

背景技术：

在平板显示面板中，通常通过栅极驱动电路向像素区域的各个薄膜晶体管(TFT，Thin Film Transistor)的栅极提供栅极开启信号。栅极驱动电路可以通过阵列工艺形成在平板显示面板的阵列基板上，即阵列基板行驱动(Gate Driver on Array，GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到平板显示面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计。

栅极驱动电路是由多个级联的移位寄存器级联组成，各级移位寄存器用于向与该级移位寄存器的信号输出端相连的栅线提供栅极开启信号以开启对应行的像素区域的TFT。其中，除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的信号输出端相连。其中各级移位寄存器中均包括控制信号输出端输出栅极开启信号的上拉节点，并在上拉节点的电位被进一步拉高时，信号输出端输出栅极开启信号。

目前，在触控与显示分时驱动的触控显示面板中，即在显示一帧画面的时间内插入多个触控时间段，并且一般各触控时间段需要有一定时长的时间间隔，假设在第n级移位寄存器的信号输出端输出栅极开启信号完成后进入触控时间段，此时第n+1级移位寄存器中的上拉节点的电位已经变为高电位，由于触控时间段间隔的时间较长，在此期间第n+1级移位寄存器中的上拉节点会经过与其连接的TFT而出现漏电情况，从而使该上拉节点的电位降低，当该触控时间段结束后，第n+1级移位寄存器开始工作，由于其上拉节点的电位衰减，会造成该移位寄存器的信号输出端输出的栅极开启信号产生衰减，甚至可能导致无法开启像素区域的TFT，进而造成触控显示面板显示出现异常。

技术实现要素：

有鉴于此，本发明实施例提供一种移位寄存器、栅极驱动电路及显示装置，用以解决现有栅极驱动电路中由于部分相邻的两级移位寄存器输出的栅极开启信号之间插入的触控阶段的时间间隔较大，导致后一级移位寄存器的上拉节点的电位发生衰减的问题。

本发明实施例提供的一种移位寄存器，包括：第一输入模块、第二输入模块、输出模块、节点控制模块、电位保持模块和输出放燥模块；其中，

所述第一输入模块用于在输入信号端的控制下将第一参考信号端的信号提供给第一节点；

所述第二输入模块用于在复位信号端的控制下将第二参考信号端的信号提供给所述第一节点；

所述输出模块用于在所述第一节点的控制下将第一时钟信号端的第一时钟信号提供给移位寄存器的信号输出端；在所述第二节点的控制下将第三参考信号端的信号提供给所述给所述信号输出端；

所述电位保持模块用于在所述第一节点和触控控制端的共同控制下将所述触控控制端的信号提供给所述第一节点；

所述输出放噪模块用于在所述触控控制端的控制下将所述第三参考信号端的信号提供给所述信号输出端；

所述节点控制模块用于在所述第一节点的控制下将所述第三参考信号端的信号提供给所述第二节点；在第二时钟信号端的控制下，将所述第二时钟信号端的第二时钟信号提供给所述第二节点；在所述第二节点处于浮接状态时，保持所述第二节点与所述所述第一时钟信号端的电位差稳定；

所述第一时钟信号与所述第二时钟信号相位相反。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

所述第一输入模块包括：第一晶体管；其中，

所述第一晶体管的栅极与所述输入信号端相连，所述第一晶体管的第一极与所述第一参考信号端相连，所述第一晶体管的第二极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

所述第二输入模块包括：第二晶体管；其中，

所述第二晶体管的栅极与所述复位信号端相连，所述第二晶体管的第一极与所述第二参考信号端相连，所述第二晶体管的第二极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

所述输出模块包括：第三晶体管、第四晶体管和第一电容；其中，

所述第三晶体管的栅极与所述第一节点相连，所述第三晶体管的第一极与所述第一时钟信号端相连，所述第三晶体管的第二极与所述信号输出端相连；

所述第四晶体管的栅极与所述第二节点相连，所述第四晶体管的第一极与所述第三参考信号端相连，所述第四晶体管的第二极与所述信号输出端相连；

所述第一电容连接于所述第一节点与所述信号输出端之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

所述节点控制模块包括：第五晶体管、第六晶体管和第二电容；其中，

所述第五晶体管的栅极与所述第一节点相连，所述第五晶体管的第一极与所述第三参考信号端相连，所述第五晶体管的第二极与所述第二节点相连；

所述第六晶体管的栅极和第一极均与所述第二时钟信号端相连，所述第六晶体管的第二极与所述第二节点相连；

所述第二电容连接于所述第二节点与所述第一时钟信号端之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

所述电位保持模块包括：第七晶体管和第八晶体管；其中，

所述第七晶体管的栅极与所述第一节点相连，所述第七晶体管的第一极与所述触控控制端相连，所述第七晶体管的第二极与所述第八晶体管的栅极相连，所述第八晶体管的第一极与所述触控控制端相连，所述第八晶体管的第二极与所述第一节点相连；或者

所述第七晶体管的栅极和第一极与所述第一节点相连，所述第七晶体管的第二极与所述第八晶体管的第一极相连，所述第八晶体管的栅极和第二极与所述触控控制端相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

所述输出放燥模块包括第九晶体管；其中，

所述第九晶体管的栅极与所述触控控制端相连，所述第九晶体管的第一极与所述第三参考信号端相连，所述第九晶体管的第二极与所述信号输出端相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

还包括：节点放噪模块；其中，

所述节点放噪模块用于在所述第二节点的控制下将所述第三参考信号端的信号提供给所述第一节点。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

所述节点放噪模块包括：第十晶体管；其中，

所述第十晶体管的栅极与所述第二节点相连，所述第十晶体管的第一极与所述第三参考信号端相连，所述第十晶体管的第二极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

所有晶体管均为N型晶体管或均为P型晶体管。

相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述移位寄存器；其中，

除第一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别与其相邻的上一级移位寄存器的复位信号端相连；

除最后一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别与其相邻的下一级移位寄存器的输入信号端相连。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供上述任一种栅极驱动电路。

本发明有益效果如下：

本发明实施例提供的上述移位寄存器、栅极驱动电路及显示装置，其中移位寄存器中包括第一输入模块、第二输入模块、输出模块、节点控制模块、电位保持模块和输出放噪模块；其中，第一输入模块和第二输入模块用于实现对第一节点的输入和复位，节点控制模块对第一节点和第二节点的电位进行控制，输出模块在第一节点和第二节点的控制下控制信号输出端的信号，从而可以实现移位寄存器的基本功能，但是由于还设置有电位保持模块和输出放噪模块，利用电位保持模块在触控时间段时对第一节点进行持续充电，从而可以保持第一节点的电位不会随时间衰减，而输出放噪模块可以在触控时间段对信号输出端进行放噪，从而可以避免信号输出端的信号对触控信号造成干扰。

附图说明

图1为本发明实施例提供的一种移位寄存器的结构示意图；

图2为本发明实施例提供的移位寄存器的具体结构示意图之一；

图3为本发明实施例提供的移位寄存器的具体结构示意图之二；

图4为本发明实施例提供的移位寄存器的具体结构示意图之三；

图5为本发明实施例提供的移位寄存器的具体结构示意图之四；

图6为本发明实施例提供的移位寄存器的具体结构示意图之五；

图7为本发明实施例提供的移位寄存器的具体结构示意图之六；

图8为本发明实施例提供的移位寄存器的具体结构示意图之七；

图9为本发明实施例提供的移位寄存器的具体结构示意图之八；

图10为图6和图8所示的移位寄存器对应的一种输入输出时序图；

图11为图6和图8所示的移位寄存器对应的另一种输入输出时序图；

图12为图7和图9所示的移位寄存器对应的一种输入输出时序图；

图13为图7和图9所示的移位寄存器对应的另一种输入输出时序图；

图14为本发明实施例提供的栅极驱动电路的结构示意图。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细的说明。

本发明实施例提供的一种移位寄存器，如图1所示，包括：第一输入模块01、第二输入模块02、输出模块03、节点控制模块04、电位保持模块05和输出放噪模块06；其中，

第一输入模块01用于在输入信号端input的控制下将第一参考信号端Vref1的信号提供给第一节点PU；

第二输入模块02用于在复位信号端reset的控制下将第二参考信号端Vref2的信号提供给第一节点PU；

输出模块03用于在第一节点PU的控制下将第一时钟信号端clk的第一时钟信号提供给移位寄存器的信号输出端output；在第二节点PD的控制下将第三参考信号端Verf3的信号提供给给移位寄存器的信号输出端output；

电位保持模块05用于在第一节点PU和触控控制端SW的共同控制下将触控控制端SW的信号提供给第一节点PU；

输出放噪模块06用于在触控控制端SW的控制下将第三参考信号端Vref3的信号提供给信号输出端output；

节点控制模块04用于在第一节点PU的控制下将第三参考信号端Verf3的信号提供给第二节点PD；在第二时钟信号端clkb的控制下，将第二时钟信号端clkb的第二时钟信号提供给第二节点PD；在第二节点PD处于浮接状态时，保持第二节点PD与第一时钟信号端clk的电位差稳定；

第一时钟信号与第二时钟信号相位相反。

本发明实施例提供的上述移位寄存器，包括第一输入模块、第二输入模块、输出模块、节点控制模块、电位保持模块和输出放噪模块；其中，第一输入模块和第二输入模块用于实现对第一节点的输入和复位，节点控制模块对第一节点和第二节点的电位进行控制，输出模块在第一节点和第二节点的控制下控制信号输出端的信号，从而可以实现移位寄存器的基本功能，但是由于还设置有电位保持模块和输出放噪模块，利用电位保持模块在触控时间段时对第一节点进行持续充电，从而可以保持第一节点的电位不会随时间衰减，而输出放噪模块可以在触控时间段对信号输出端进行放噪，从而可以避免信号输出端的信号对触控信号造成干扰。

并且，在本发明实施例提供的上述移位寄存器中，由于第一输入模块与第二输入模块是对称设计，因此该移位寄存器还能实现双向扫描的功能。

在具体实施时，本发明实施例提供的上述移位寄存器中，由于电位保持模块可以在触控控制端和第一节点的控制下将触控控制端的信号提供给第一节点，对第一节点进行充电，从而可以保持第一节点的电位不会衰减，因此可以适用于Full in cell触摸屏的H-Blank模式(即在显示时间段中插入触控时间段)，并且，由于输出放噪模块可以在触控控制端的控制下将第三参考信号端的信号提供给信号输出端，因此可以避免信号输出端信号对触控信号的干扰。

当然，本发明实施例提供的上述移位寄存器也适用于Full in cell触摸屏的V-Blank模式(即在两帧显示时间段之间插入触控时间段)，这种情况下，在上一帧结束下一帧开始之前输出放噪模块在触控控制端的控制下将第三参考信号端的信号提供给信号输出端，从而对信号输出端进行放噪，并且由于电位保持模块需要第一节点和触控控制端共同控制，因此，在该模式中的触控时间段中，电位保持模块不会对第一节点造成影响。

当然，本发明实施例提供的上述移位寄存器，也适用于传统的栅极驱动模式(即仅由显示时间段，没有触控时间段)，这种情况下，电位保持模块和输出放噪模块均不工作。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例是为了更好的解释本发明，但不限制本发明。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2至图5所示，第一输入模块01包括：第一晶体管M1；其中，

第一晶体管M1的栅极与输入信号端input相连，第一晶体管M1的第一极与第一参考信号端Vref1相连，第一晶体管M1的第二极与第一节点PU相连。

以上仅是举例说明移位寄存器中第一输入模块的具体结构，在具体实施时，第一输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2至图5所示，第二输入模块02包括：第二晶体管M2；其中，

第二晶体管M2的栅极与复位信号端reset相连，第二晶体管M2的第一极与第二参考信号端Vref2相连，第二晶体管M2的第二极与第一节点PU相连。

以上仅是举例说明移位寄存器中第二输入模块的具体结构，在具体实施时，第二输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2至图5所示，输出模块03包括：第三晶体管M3、第四晶体管M4和第一电容C1；其中，

第三晶体管M3的栅极与第一节点PU相连，第三晶体管M3的第一极与第一时钟信号端clk相连，第三晶体管M3的第二极与信号输出端output相连；

第四晶体管M4的栅极与第二节点PD相连，第四晶体管M4的第一极与第三参考信号端Vref3相连，第四晶体管M4的第二极与信号输出端output相连；

第一电容C1连接于第一节点PU与信号输出端output之间。

以上仅是举例说明移位寄存器中输出模块的具体结构，在具体实施时，输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2至图5所示，节点控制模块04包括：第五晶体管M5、第六晶体管M6和第二电容C2；其中，

第五晶体管M5的栅极与第一节点PU相连，第五晶体管M5的第一极与第三参考信号端Vref3相连，第五晶体管M5的第二极与第二节点PD相连；

第六晶体管M6的栅极和第一极均与第二时钟信号端clkb相连，第六晶体管M6的第二极与第二节点PD相连；

第二电容C2连接于第二节点PD与第一时钟信号端clk之间。

以上仅是举例说明移位寄存器中节点控制模块的具体结构，在具体实施时，节点控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2至图5所示，电位保持模块05包括：第七晶体管M7和第八晶体管M8；其中，

如图2和图3所示，第七晶体管M7的栅极与第一节点PU相连，第七晶体管M7的第一极与触控控制端SW相连，第七晶体管M7的第二极与第八晶体管M8的栅极相连，第八晶体管M8的第一极与触控控制端SW相连，第八晶体管M8的第二极与第一节点PU相连；

或者，如图4和图5所示，第七晶体管M7的栅极和第一极与第一节点PU相连，第七晶体管M7的第二极与第八晶体管M8的第一极相连，第八晶体管M8的栅极和第二极与触控控制端SW相连。

在具体实施时，由于电位保持模块是在第一节点和触控控制端的共同控制下才会对第一节点进行充电，因此仅第一节点已经被充电的移位寄存器中的电位保持模块才能对第一节点继续充电，从而实现当该移位寄存器输入信号端输入输入信号后插入触控时间段，在触控时间段之仍能保持第一节点的电位。

在具体实施时，第七晶体管M7和第八晶体管M8为图2和图3所示的连接方式时，可减小触控控制端SW端的耦合作用对其它行移位寄存器中第一节点PU的电压的影响。第七晶体管M7和第八晶体管M8为图4和图5所示的连接方式时，对本行移位寄存器中第一节点PU的补偿充电效果更佳。

以上仅是举例说明移位寄存器中电位保持模块的具体结构，在具体实施时，电位保持模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2至图5所示，输出放燥模块06包括第九晶体管M9；其中，

第九晶体管M9的栅极与触控控制端SW相连，第九晶体管M9的第一极与第三参考信号端Vref3相连，第九晶体管M9的第二极与信号输出端output相连。

以上仅是举例说明移位寄存器中输出放燥模块的具体结构，在具体实施时，输出放燥模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，如图6至图9所示，还包括：节点放噪模块07；其中，

节点放噪模块07用于在第二节点PD的控制下将第三参考信号端Vref3的信号提供给第一节点PU。这样当信号输出端output输出栅极开启信号之后保证第一节点PU的电位能够充分的放噪，从而保证输出的稳定性。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图6至图9所示，节点放噪模块07包括：第十晶体管M10；其中，

第十晶体管M10的栅极与第二节点PD相连，第十晶体管M10的第一极与第三参考信号端Vref3相连，第十晶体管M10的第二极与第一节点PU相连。

以上仅是举例说明移位寄存器中节点放噪模块的具体结构，在具体实施时，节点放噪模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，为了简化制作工艺，晶体管一般均采用相同材质的晶体管，因此，所有晶体管均为N型晶体管或均为P型晶体管。在具体实施时，当需要的栅极开启信号的电位为高电位时，所有晶体管均为N型晶体管；当需要的栅极开启信号的电位为低电位时，所有晶体管均为P型晶体管。

进一步的，在具体实施时，N型晶体管在高电位作用下导通，在低电位作用下截止；P型晶体管在高电位作用下截止，在低电位作用下导通。

需要说明的是本发明上述实施例中提到的晶体管均为金属氧化物半导体场效应管(MOS，Metal Oxide Scmiconductor)。在具体实施中，这些晶体管的第一极为源极，第二极为漏极，或者第一极为漏极，第二极为源极，在此不做具体区分。

进一步地，由于在本发明实施例提供的上述移位寄存器中，第一输入模块与第二输入模块为对称设计，可以实现功能互换，因此本发明实施例提供的上述移位寄存器可以实现双向扫描。在正向扫描时，输入信号端接收输入信号，复位信号端接收复位信号，将第一输入模块作为输入的功能，第二输入模块作为复位的功能。在反向扫描时，输入信号端接收复位信号，复位信号端接收输入信号，将第二输入模块作为输入的功能，第一输入模块作为复位的功能。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当需要的栅极开启信号的电位为高电位时，在显示时间段触控控制端的电位为低电位，在触控时间段触控控制端的电位为高电位。其中，在正向扫描时，第一参考信号端的电位为高电位，第二参考信号端和第三参考信号端的电位均为低电位；在反向扫描时，第二参考信号端的电位为高电位，第一参考信号端和第三参考信号端的电位均为低电位。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当需要的栅极开启信号的电位为低电位时，在显示时间段触控控制端的电位为高电位，在触控时间段触控控制端的电位为低电位。其中，在正向扫描时，第一参考信号端的电位为低电位，第二参考信号端和第三参考信号端的电位均为高电位；在反向扫描时，第二参考信号端的电位为低电位，第一参考信号端和第三参考信号端的电位均为高电位。

下面分别结合电路时序图，以正向扫描为例对本发明实施例提供的上述移位寄存器的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号。

实施例一、

以图6和图8所示的移位寄存器为例，其中图6和图8所示的移位寄存器中晶体管均为N型晶体管，第一参考信号端为高单位，第二参考信号端和第三参考信号端均为低电位，触控控制端在显示时间段为低电位，在触控时间段为高电位。对应的一种输入输出时序图如图10所示。

在TI阶段，input＝1，reset＝0，clk＝0，clkb＝1。

输入信号端input的信号使第一晶体管M1导通，第一参考信号端Vref1的信号通过第一晶体管M1使第一节点PU的电位拉高；第一节点PU控制第五晶体管M5和第七晶体管M7导通；第二时钟信号端clkb控制第六晶体管M6导通，为了使该阶段第二节点PD的电位为低电位，第五晶体管M5的尺寸设计的一般大于的大于第六晶体管M6的尺寸，尺寸比一般为5:1，从而第三参考信号端Vref3的信号通过第五晶体管M5使第二节点PD的电位拉低。这样高电位的第一节点PU使第三晶体管M3导通，信号输出端output为低电位；并且低电位的第二节点PD使得第四晶体管M4和第十晶体管M10截止，从而保证了信号输出端output的输出稳定性。

在T2阶段，input＝0，reset＝0，clk＝1，clkb＝0。

第一节点PU处于浮接状态，第一节点PU电位仍为高电位，第三晶体管M3仍然导通，但是第一时钟信号端clk的电位由低电位变为高电位，由于第一电容C1的自举效应，第一节点PU的电位被进一步拉高，同时第一节点PU控制第五晶体管M5和第七晶体管M7导通；第三参考信号端Vref3的信号通过第五晶体管M5使第二节点PD的电位拉低。这样第一时钟信号端clk的信号通过第三晶体管M3使信号输出端output为高电位；并且低电位的第二节点PD使得第四晶体管M4和第十晶体管M10截止，从而保证了信号输出端output的输出稳定性。

在T3阶段，input＝0，reset＝1，clk＝0，clkb＝1。

复位信号端reset的信号使第二晶体管M2导通，第二参考信号端Vref2的信号通过第二晶体管M2拉低第一节点PU的电位，第二时钟信号端clkb的信号使第六晶体管M6导通，第二时钟信号端clkb的信号通过第六晶体管M6拉高第二节点PD的电位，第二节点PD控制第四晶体管M4导通，第三参考信号端Vref3的信号通过第四晶体管M4使信号输出端output为低电位；同时第二节点PD控制第十晶体管M10导通，第三参考信号端Vref3的信号通过第十晶体管M10拉低第一节点，从而进一步使第三晶体管M3截止，消除第一时钟信号端clk的噪声电压，保证信号输出端output的稳定性。

在T4阶段，input＝0，reset＝0，clk＝1，clkb＝0。

第二节点PD处于浮接状态，由于第一时钟信号端clk由低电位变为高电位，由于第二电容C2的自举效应，第二节点PD的电位被进一步拉高，第二节点PD控制第四晶体管M4导通，第三参考信号端Vref3的信号通过第四晶体管M4使信号输出端output为低电位；同时第二节点PD控制第十晶体管M10导通，第三参考信号端Vref3的信号通过第十晶体管M10拉低第一节点，从而进一步使第三晶体管M3截止，消除第一时钟信号端clk的噪声电压，保证信号输出端output的稳定性。

在T5阶段，input＝0，reset＝0，clk＝0，clkb＝1。

第二时钟信号端clkb的信号使第六晶体管M6导通，第二时钟信号端clkb的信号通过第六晶体管M6拉高第二节点PD的电位，第二节点PD控制第四晶体管M4导通，第三参考信号端Vref3的信号通过第四晶体管M4使信号输出端output为低电位；同时第二节点PD控制第十晶体管M10导通，第三参考信号端Vref3的信号通过第十晶体管M10拉低第一节点，从而进一步使第三晶体管M3截止，消除第一时钟信号端clk的噪声电压，保证信号输出端output的稳定性。

之后，一直持续T4阶段和T5阶段至一帧结束。该实施例一适合传统的GOA模式。当然也适合Full in cell的V-Blank模式。但是在V-Blank模式中，当一帧结束后，在下一帧开始之前，需要插入一个触控时间段。在触控时间段，触控控制端变为高电位，触控控制端使第九晶体管导通，第三参考信号端的信号通过第九晶体管对信号输出端进行放噪。

实施例二、

以图6和图8所示的移位寄存器为例，对应的另一种输入输出时序图如图11所示。

在TI阶段，input＝1，reset＝0，clk＝0，clkb＝1，SW＝0。

输入信号端input的信号使第一晶体管M1导通，第一参考信号端Vref1的信号通过第一晶体管M1使第一节点PU的电位拉高；第一节点PU控制第五晶体管M5和第七晶体管M7导通；第二时钟信号端clkb控制第六晶体管M6导通，为了使该阶段第二节点PD的电位为低电位，第五晶体管M5的尺寸设计的一般大于的大于第六晶体管M6的尺寸，尺寸比一般为5:1，从而第三参考信号端Vref3的信号通过第五晶体管M5使第二节点PD的电位拉低。这样高电位的第一节点PU使第三晶体管M3导通，信号输出端output为低电位；并且低电位的第二节点PD使得第四晶体管M4和第十晶体管M10截止，从而保证了信号输出端output的输出稳定性。

在T2阶段，input＝0，reset＝0，clk＝1或0，clkb＝0或1，SW＝1。

在前半个时钟周期内，第一节点PU处于浮接状态，第一节点PU电位仍为高电位，第三晶体管M3仍然导通，但是第一时钟信号端clk的电位由低电位变为高电位，由于第一电容C1的自举效应，第一节点PU的电位被进一步拉高，同时第一节点PU控制第五晶体管M5和第七晶体管M7导通；第三参考信号端Vref3的信号通过第五晶体管M5使第二节点PD的电位拉低。同时第八晶体管M8导通，触控控制端SW的信号对第一节点PU进行充电。并且触控控制端SW控制第九晶体管导通，第三参考信号端Vref3通过第九晶体管M9对信号输出端output进行放噪。

之后，不管第一时钟信号端clk和第二时钟信号端clkb的电位如何变化，触控控制端SW的信号始终对第一节点PU进行充电，避免第一节点PU电位的衰减，第三参考信号端Vref3通过第九晶体管M9对信号输出端output进行放噪，保证信号输出端output为低电位，避免了对触控信号的干扰。

在T3阶段，input＝0，reset＝0，clk＝1，clkb＝0，SW＝0。

第一节点PU处于浮接状态，第一节点PU电位仍为高电位，第三晶体管M3仍然导通，但是第一时钟信号端clk的电位由低电位变为高电位，由于第一电容C1的自举效应，第一节点PU的电位被进一步拉高，同时第一节点PU控制第五晶体管M5和第七晶体管M7导通；第三参考信号端Vref3的信号通过第五晶体管M5使第二节点PD的电位拉低。这样第一时钟信号端clk的信号通过第三晶体管M3使信号输出端output为高电位；并且低电位的第二节点PD使得第四晶体管M4和第十晶体管M10截止，从而保证了信号输出端output的输出稳定性。

在T4阶段，input＝0，reset＝1，clk＝0，clkb＝1，SW＝1。

复位信号端reset的信号使第二晶体管M2导通，第二参考信号端Vref2的信号通过第二晶体管M2拉低第一节点PU的电位，第二时钟信号端clkb的信号使第六晶体管M6导通，第二时钟信号端clkb的信号通过第六晶体管M6拉高第二节点PD的电位，第二节点PD控制第四晶体管M4导通，第三参考信号端Vref3的信号通过第四晶体管M4使信号输出端output为低电位；同时第二节点PD控制第十晶体管M10导通，第三参考信号端Vref3的信号通过第十晶体管M10拉低第一节点，从而进一步使第三晶体管M3截止，消除第一时钟信号端clk的噪声电压，保证信号输出端output的稳定性。

在T5阶段，input＝0，reset＝0，clk＝1，clkb＝0，SW＝1。

第二节点PD处于浮接状态，由于第一时钟信号端clk由低电位变为高电位，由于第二电容C2的自举效应，第二节点PD的电位被进一步拉高，第二节点PD控制第四晶体管M4导通，第三参考信号端Vref3的信号通过第四晶体管M4使信号输出端output为低电位；同时第二节点PD控制第十晶体管M10导通，第三参考信号端Vref3的信号通过第十晶体管M10拉低第一节点，从而进一步使第三晶体管M3截止，消除第一时钟信号端clk的噪声电压，保证信号输出端output的稳定性。

在T6阶段，input＝0，reset＝0，clk＝0，clkb＝1，SW＝1。

第二时钟信号端clkb的信号使第六晶体管M6导通，第二时钟信号端clkb的信号通过第六晶体管M6拉高第二节点PD的电位，第二节点PD控制第四晶体管M4导通，第三参考信号端Vref3的信号通过第四晶体管M4使信号输出端output为低电位；同时第二节点PD控制第十晶体管M10导通，第三参考信号端Vref3的信号通过第十晶体管M10拉低第一节点，从而进一步使第三晶体管M3截止，消除第一时钟信号端clk的噪声电压，保证信号输出端output的稳定性。

该实施例二适合Full in cell的H-Blank模式。

实施例三、

以图7和图9所示的移位寄存器为例，其中图7和图9所示的移位寄存器中晶体管均为P型晶体管，第一参考信号端为低单位，第二参考信号端和第三参考信号端均为高电位，触控控制端在显示时间段为高电位，在触控时间段为低电位。对应的一种输入输出时序图如图12所示。

在TI阶段，input＝0，reset＝1，clk＝1，clkb＝0。

输入信号端input的信号使第一晶体管M1导通，第一参考信号端Vref1的信号通过第一晶体管M1使第一节点PU的电位拉低；第一节点PU控制第五晶体管M5和第七晶体管M7导通；第二时钟信号端clkb控制第六晶体管M6导通，为了使该阶段第二节点PD的电位为高电位，第五晶体管M5的尺寸设计的一般大于的大于第六晶体管M6的尺寸，尺寸比一般为5:1，从而第三参考信号端Vref3的信号通过第五晶体管M5使第二节点PD的电位拉高。这样低电位的第一节点PU使第三晶体管M3导通，信号输出端output为高电位；并且高电位的第二节点PD使得第四晶体管M4和第十晶体管M10截止，从而保证了信号输出端output的输出稳定性。

在T2阶段，input＝1，reset＝1，clk＝0，clkb＝1。

第一节点PU处于浮接状态，第一节点PU电位仍为低电位，第三晶体管M3仍然导通，但是第一时钟信号端clk的电位由高电位变为低电位，由于第一电容C1的自举效应，第一节点PU的电位被进一步拉低，同时第一节点PU控制第五晶体管M5和第七晶体管M7导通；第三参考信号端Vref3的信号通过第五晶体管M5使第二节点PD的电位拉高。这样第一时钟信号端clk的信号通过第三晶体管M3使信号输出端output为低电位；并且高电位的第二节点PD使得第四晶体管M4和第十晶体管M10截止，从而保证了信号输出端output的输出稳定性。

在T3阶段，input＝1，reset＝0，clk＝1，clkb＝0。

复位信号端reset的信号使第二晶体管M2导通，第二参考信号端Vref2的信号通过第二晶体管M2拉高第一节点PU的电位，第二时钟信号端clkb的信号使第六晶体管M6导通，第二时钟信号端clkb的信号通过第六晶体管M6拉低第二节点PD的电位，第二节点PD控制第四晶体管M4导通，第三参考信号端Vref3的信号通过第四晶体管M4使信号输出端output为高电位；同时第二节点PD控制第十晶体管M10导通，第三参考信号端Vref3的信号通过第十晶体管M10拉高第一节点，从而进一步使第三晶体管M3截止，消除第一时钟信号端clk的噪声电压，保证信号输出端output的稳定性。

在T4阶段，input＝1，reset＝1，clk＝0，clkb＝1。

第二节点PD处于浮接状态，由于第一时钟信号端clk由高电位变为低电位，由于第二电容C2的自举效应，第二节点PD的电位被进一步拉低，第二节点PD控制第四晶体管M4导通，第三参考信号端Vref3的信号通过第四晶体管M4使信号输出端output为高电位；同时第二节点PD控制第十晶体管M10导通，第三参考信号端Vref3的信号通过第十晶体管M10拉高第一节点，从而进一步使第三晶体管M3截止，消除第一时钟信号端clk的噪声电压，保证信号输出端output的稳定性。

在T5阶段，input＝1，reset＝1，clk＝1，clkb＝0。

第二时钟信号端clkb的信号使第六晶体管M6导通，第二时钟信号端clkb的信号通过第六晶体管M6拉低第二节点PD的电位，第二节点PD控制第四晶体管M4导通，第三参考信号端Vref3的信号通过第四晶体管M4使信号输出端output为高电位；同时第二节点PD控制第十晶体管M10导通，第三参考信号端Vref3的信号通过第十晶体管M10拉高第一节点，从而进一步使第三晶体管M3截止，消除第一时钟信号端clk的噪声电压，保证信号输出端output的稳定性。

之后，一直持续T4阶段和T5阶段至一帧结束。该实施例一适合传统的GOA模式。当然也适合Full in cell的V-Blank模式。但是在V-Blank模式中，当一帧结束后，在下一帧开始之前，需要插入一个触控时间段。在触控时间段，触控控制端变为低电位，触控控制端使第九晶体管导通，第三参考信号端的信号通过第九晶体管对信号输出端进行放噪。

实施例四、

以图7和图9所示的移位寄存器为例，对应的另一种输入输出时序图如图13所示。

在TI阶段，input＝0，reset＝1，clk＝1，clkb＝0，SW＝1。

输入信号端input的信号使第一晶体管M1导通，第一参考信号端Vref1的信号通过第一晶体管M1使第一节点PU的电位拉低；第一节点PU控制第五晶体管M5和第七晶体管M7导通；第二时钟信号端clkb控制第六晶体管M6导通，为了使该阶段第二节点PD的电位为高电位，第五晶体管M5的尺寸设计的一般大于的大于第六晶体管M6的尺寸，尺寸比一般为5:1，从而第三参考信号端Vref3的信号通过第五晶体管M5使第二节点PD的电位拉高。这样低电位的第一节点PU使第三晶体管M3导通，信号输出端output为高电位；并且高电位的第二节点PD使得第四晶体管M4和第十晶体管M10截止，从而保证了信号输出端output的输出稳定性。

在T2阶段，input＝1，reset＝1，clk＝0或1，clkb＝1或0，SW＝0。

在前半个时钟周期内，第一节点PU处于浮接状态，第一节点PU电位仍为低电位，第三晶体管M3仍然导通，但是第一时钟信号端clk的电位由高电位变为低电位，由于第一电容C1的自举效应，第一节点PU的电位被进一步拉低，同时第一节点PU控制第五晶体管M5和第七晶体管M7导通；第三参考信号端Vref3的信号通过第五晶体管M5使第二节点PD的电位拉高。同时第八晶体管M8导通，触控控制端SW的信号对第一节点PU进行充电。并且触控控制端SW控制第九晶体管M9导通，第三参考信号端Vref3通过第九晶体管M9对信号输出端output进行放噪。

之后，不管第一时钟信号端clk和第二时钟信号端clkb的电位如何变化，触控控制端SW的信号始终对第一节点PU进行充电，避免第一节点PU电位的衰减，第三参考信号端Vref3通过第九晶体管M9对信号输出端output进行放噪，保证信号输出端output为高电位，避免了对触控信号的干扰。

在T3阶段，input＝1，reset＝1，clk＝0，clkb＝1，SW＝1。

第一节点PU处于浮接状态，第一节点PU电位仍为低电位，第三晶体管M3仍然导通，但是第一时钟信号端clk的电位由高电位变为低电位，由于第一电容C1的自举效应，第一节点PU的电位被进一步拉低，同时第一节点PU控制第五晶体管M5和第七晶体管M7导通；第三参考信号端Vref3的信号通过第五晶体管M5使第二节点PD的电位拉高。这样第一时钟信号端clk的信号通过第三晶体管M3使信号输出端output为低电位；并且高电位的第二节点PD使得第四晶体管M4和第十晶体管M10截止，从而保证了信号输出端output的输出稳定性。

在T4阶段，input＝1，reset＝0，clk＝1，clkb＝0，SW＝1。

复位信号端reset的信号使第二晶体管M2导通，第二参考信号端Vref2的信号通过第二晶体管M2拉高第一节点PU的电位，第二时钟信号端clkb的信号使第六晶体管M6导通，第二时钟信号端clkb的信号通过第六晶体管M6拉低第二节点PD的电位，第二节点PD控制第四晶体管M4导通，第三参考信号端Vref3的信号通过第四晶体管M4使信号输出端output为高电位；同时第二节点PD控制第十晶体管M10导通，第三参考信号端Vref3的信号通过第十晶体管M10拉高第一节点，从而进一步使第三晶体管M3截止，消除第一时钟信号端clk的噪声电压，保证信号输出端output的稳定性。

在T5阶段，input＝1，reset＝1，clk＝0，clkb＝1，SW＝1。

第二节点PD处于浮接状态，由于第一时钟信号端clk由高电位变为低电位，由于第二电容C2的自举效应，第二节点PD的电位被进一步拉低，第二节点PD控制第四晶体管M4导通，第三参考信号端Vref3的信号通过第四晶体管M4使信号输出端output为高电位；同时第二节点PD控制第十晶体管M10导通，第三参考信号端Vref3的信号通过第十晶体管M10拉高第一节点，从而进一步使第三晶体管M3截止，消除第一时钟信号端clk的噪声电压，保证信号输出端output的稳定性。

在T6阶段，input＝1，reset＝1，clk＝1，clkb＝0，SW＝1。

第二时钟信号端clkb的信号使第六晶体管M6导通，第二时钟信号端clkb的信号通过第六晶体管M6拉低第二节点PD的电位，第二节点PD控制第四晶体管M4导通，第三参考信号端Vref3的信号通过第四晶体管M4使信号输出端output为高电位；同时第二节点PD控制第十晶体管M10导通，第三参考信号端Vref3的信号通过第十晶体管M10拉高第一节点，从而进一步使第三晶体管M3截止，消除第一时钟信号端clk的噪声电压，保证信号输出端output的稳定性。

该实施例四适合Full in cell的H-Blank模式。

本发明实施例提供的上述移位寄存器，实现兼容Touch In Cell的GOA功能(H-Blank与V-Blank均兼容)和传统的GOA功能。可实现在非工作状态下，第二时钟信号端通过第六晶体管控制第二节点电位，从而实现对第一节点与信号输出端持续放噪，提高良率，同时可以实现双向扫描。并且，该移位寄存器实现，具有噪音小，运用的晶体管较少的优点，从而能够实现窄边框设计，降低成本。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图14所示，包括级联的多个本发明实施例提供的上述任一种移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)；其中，

除第一级移位寄存器SR(1)之外，其余每一级移位寄存器SR(n)的信号输出端output分别与其相邻的上一级移位寄存器SR(n-1)的复位信号端reset相连；

除最后一级移位寄存器SR(N)之外，其余每一级移位寄存器SR(n)的信号输出端output分别与其相邻的下一级移位寄存器SR(n+1)的输入信号端input相连。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图14所示，第一级移位寄存器SR(1)的输入信号端input与帧起始信号端STV相连，最后一级移位寄存器SR(N)的复位信号端reset与帧结束信号端Res相连。

进一步地，在本发明实施例提供的上述栅极驱动电路中，第一时钟信号CK、第二时钟信号CKB、第一参考信号V1、第二参考信号V2、第三参考信号V3和触控控制信号sw均输入各级移位寄存器中。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路，通过该栅极驱动电路为显示装置中阵列基板上的各栅线提供扫描信号。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。

本发明实施例提供的一种移位寄存器、栅极驱动电路及显示装置，其中移位寄存器中包括第一输入模块、第二输入模块、输出模块、节点控制模块、电位保持模块和输出放噪模块；其中，第一输入模块和第二输入模块用于实现对第一节点的输入和复位，节点控制模块对第一节点和第二节点的电位进行控制，输出模块在第一节点和第二节点的控制下控制信号输出端的信号，从而可以实现移位寄存器的基本功能，但是由于还设置有电位保持模块和输出放噪模块，利用电位保持模块在触控时间段时对第一节点进行持续充电，从而可以保持第一节点的电位不会随时间衰减，而输出放噪模块可以在触控时间段对信号输出端进行放噪，从而可以避免信号输出端的信号对触控信号造成干扰。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。