移位寄存器及其驱动方法、栅极驱动电路、显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
【背景技术】
[0002]现有技术中，为了实现低成本和窄边框的目的，大部分都采用了 GOA(Gate driverOn Array,阵列基板行驱动)技术，而传统的GOA电路是设置在有效显示区域的两侧，需要一定宽度的黑矩阵区域遮挡，这样就导致显示面板本身会有一定宽度的边框，从用户的舒适性和操作性等方面考虑，超窄的边框或者无边框是目前的消费和技术潮流。然而，GOA电路主要实现的是移位寄存功能，在a-Si (非晶硅)或者氧化物工艺等不能实现CMOS (Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件的GOA 电路中，一般会采用具有上拉节点PU (Pulling up)和下拉节点F1D (Pulling down)的电路结构。为了维持这种电路结构的正常工作，通常要为上拉节点和下拉节点分别设置多个用于调控其电位的晶体管，这会使得每个GOA单元中的晶体管数量都会在十个左右，不利于GOA电路所占边框宽度的减小。
【发明内容】
[0003]针对现有技术中的缺陷，本发明提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，可以解决具有上拉节点PU与下拉节点ro的电路结构制约GOA电路所占边框宽度的减小的问题。
[0004]第一方面，本发明提供了一种移位寄存器，包括输入端、复位端和输出端，该移位寄存器包括均与第一节点相连的第一输入模块、输出模块、输出下拉模块和复位模块，其中:
[0005]所述第一输入模块还与所述输入端相连，用于在输入端所接信号的作用下抬高所述第一节点处的电位；
[0006]所述输出模块还与所述输出端相连，用于在所述第一节点处的电位的作用下抬高所述输出端处的电位；
[0007]所述复位模块还与所述复位端相连，用于在复位端所接信号的作用下拉低所述第一节点处的电位；
[0008]所述输出下拉模块还与所述输出端相连，用于在第一时钟信号的作用下拉低所述输出端的电位；
[0009]该移位寄存器还包括与所述输入端以及所述第一节点相连的第二输入模块，所述第二输入模块用于在第一时钟信号的作用下在所述第一输入模块和所述输出下拉模块工作时间内导通所述输入端与所述第一节点。
[0010]可选地，所述第二输入模块包括第一晶体管，所述第一晶体管的栅极连接所述第一时钟信号，源极与漏极中的一个与所述输入端相连，另一个与所述第一节点相连。
[0011]可选地，所述输出模块包括第一电容与第三晶体管，其中:
[0012]所述第一电容的一端与所述第一节点相连，另一端与所述输出端相连；
[0013]所述第三晶体管的栅极与所述第一节点相连，源极与漏极中的一个与输出端相连，另一个连接第二时钟信号。
[0014]可选地，所述第二时钟信号的占空比小于百分之五十。
[0015]可选地，所述移位寄存器还包括第四晶体管，所述第四晶体管的栅极与所述复位端相连，源极与漏极中的一个与所述输出端相连，另一个与低电平电压线相连。
[0016]可选地，所述移位寄存器还包括第二电容，所述第二电容的一端与所述第一节点相连，另一端连接所述第一时钟信号。
[0017]可选地，所述第二电容的大小与第二时钟信号与所述第三晶体管之间的寄生电容的大小相等。
[0018]可选地，所述输出下拉模块包括第二晶体管，所述第二晶体管的栅极连接第一时钟信号，源极与漏极中的一个与所述输出端相连，另一个与低电平电压线相连。
[0019]可选地，所述输入模块包括第五晶体管，所述第五晶体管的栅极连接所述输入端，源极与漏极中的一个连接所述输入端，另一个连接所述第一节点。
[0020]可选地，所述复位模块包括第六晶体管，所述第六晶体管的栅极连接所述复位端，源极与漏极中的一个连接所述第一节点，另一个连接低电平电压线。
[0021]第二方面，本发明还提供了一种栅极驱动电路，包括多级具有输入端、复位端和输出端的移位寄存单元，除第一级之外的任一级移位寄存单元的输入端均与上一级移位寄存单元的输出端相连，所述移位寄存单元采用上述任意一种的移位寄存器。
[0022]第三方面，本发明还提供了一种显示装置，包括上述任意一种栅极驱动电路。
[0023]第四方面，本发明还提供了一种驱动上述任意一种移位寄存器的方法，包括:
[0024]在第一阶段，向所述输入端输入第一电平，以使所述第一输入模块在第一电平的作用下抬高所述第一节点处的电位、所述第二输入模块在第一时钟信号的作用下导通所述输入端与所述第一节点，并使得所述输出模块在所述第一节点处的电位的作用下抬高所述输出端处的电位；
[0025]在第二阶段，向所述输入端输入第二电平，并向所述复位端处输入第二电平，以使所述复位模块拉低所述第一节点处的电位、所述输出下拉模块在在第一时钟信号的作用下拉低所述输出端的电位，并使得所述第二输入模块在第一时钟信号的作用下导通所述输入端与所述第一节点。
[0026]可选地，所述输出模块包括第三晶体管，所述第三晶体管的源极或漏极中的一个连接第二时钟信号另一个连接所述输出端，所述第二时钟信号的占空比小于百分之五十。
[0027]由上述技术方案可知，本发明的移位寄存器可以作为GOA单元的电路结构，此时第二输出模块可以在输出下拉模块将输出端处电位放电至低电平电压线的同时将第一节点(即上拉节点PU)处的噪声电压放电至输入端，从而在级联电路中可以经由上一级GOA单元的输出端和输出下拉模块放电至低电平电压线。所以，本发明同样可以实现现有技术中具有上拉节点PU与下拉节点H)的电路结构的功能。
[0028]进一步地，由于本发明仅去除了下拉节点PD，也就是说去除了移位寄存器和栅极驱动电路中用于调控下拉节点处电位的多个晶体管，因而可以减少其所用晶体管的数量，有利于减小栅极驱动电路所占的边框宽度。
【附图说明】
[0029]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单的介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0030]图1是本发明一个实施例中一种移位寄存器的电路结构框图；
[0031]图2是本发明一个实施例中一种移位寄存器的驱动方法的步骤流程示意图；
[0032]图3是本发明一个实施例中一种移位寄存器的电路结构图；
[0033]图4是图3中移位寄存器的电路结构的电路时序图；
[0034]图5是本发明另一实施例中一种移位寄存器的电路结构图；
[0035]图6是图5中移位寄存器的电路结构的电路时序图；
[0036]图7是本发明一个实施例中一种栅极驱动电路的结构框图。
【具体实施方式】
[0037]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0038]图1是本发明一个实施例中一种移位寄存器的结构框图。参见图1，该移位寄存器包括输入端、复位端和输出端；而且，该移位寄存器包括均与第一节点PU相连的第一输入模块11、第二输入模