一种移位寄存器单元、栅极驱动电路及显示装置的制造方法
【技术领域】
[0001] 本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示 装直。
【背景技术】
[0002] 液晶显示器（Liquid Crystal Display,简称LCD)具有低福射、体积小及低耗能等 优点，被广泛地应用在笔记本电脑、平面电视或移动电话等电子产品中。液晶显示器是由呈 矩阵形式排列的像素单元构成的。当液晶显示器进行显示时，数据驱动电路可以将输入的 显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到液晶面板的数据线，栅极驱 动电路则可以将输入的时钟信号经过移位寄存器转换成控制像素开启/关断的电压，并逐 行施加到液晶面板的栅极线上。
[0003] 为了进一步降低液晶显示器产品的生产成本，现有的栅极驱动电路常采用 GOA(Gate Driver on Array，阵列基板行驱动）设计将TFT(Thin Film Transistor，薄膜场 效应晶体管）栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动。 这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。
[0004] 然而，现有的GOA电路在实现扫描信号输出的过程中，需要对电路中的部分节点 进行充放电控制，这样一来，在对节点充放电的过程中出错时，GOA电路的稳定性会下降。例 如，GOA电路中一般设置有上拉节点PU以及下拉节点ro。其中，上拉节点PU用于控制GOA 电路中的单个移位寄存器单元向对应的栅线输出扫描信号，而下拉节点ro用于对移位寄 存器单元的输出端和上拉节点PU的电位进行下拉，以使得在非输出阶段，移位寄存器单元 的输出端不会向栅线输出扫描信号。
[0005] 由于制作工艺中的缺陷会导致阵列基板上的TFT出现漏电流（1。")或者阈值电压 漂移（Vth shift)的不良现象产生。这样一来，在将下拉节点ro的电位进行拉升的过程中， 会因为1。^或Vth shift而使得下拉节点ro的电位无法被拉升，导致下拉节点ro无法将 移位寄存器单元的输出端进行下拉，从而使得移位寄存器单元在非输出阶段向对应的栅线 误输出扫描信号，进而降低了 GOA电路的稳定性。
【发明内容】
[0006] 本发明的实施例提供一种移位寄存器单元、栅极驱动电路及显示装置，能够解决 现有技术中，由于对节点充放电过程中出错，而导致GOA电路稳定性下降的问题。
[0007] 为达到上述目的，本发明的实施例采用如下技术方案：
[0008] 本发明实施例的一方面，提供一种移位寄存器单兀，包括第一锁存模块和第二锁 存模块；
[0009] 所述第一锁存模块，其第一输入端连接第一时钟信号端或第二时钟信号端，第二 输入端用于接收脉冲信号，输出端连接所述第二锁存模块的第二输入端；
[0010] 所述第二锁存模块，其第一输入端连接所述第一时钟信号端或所述第二时钟信号 端，输出端连接所述移位寄存器单元的信号输出端；
[0011] 所述第一锁存模块的第一输入端与所述第二锁存模块的第一输入端连接相同的 信号端。
[0012] 本发明实施例的另一方面，提供一种栅极驱动电路，包括至少两级如上所述的任 一项移位寄存器单兀；
[0013] 第一级移位寄存器单兀中，第一锁存模块的第二输入端连接脉冲信号输入端；
[0014] 除所述第一级移位寄存器单元外，其余每个移位寄存器单元中，第一锁存模块的 第二输入端与其相邻的上一级移位寄存器单元的信号输出端相连接；
[0015] 奇数级移位寄存器单元中，所述第一锁存模块和第二锁存模块的第一输入端连接 第一时钟信号端；
[0016] 偶数级移位寄存器单元中，所述第一锁存模块和所述第二锁存模块的第一输入端 连接第二时钟信号端。
[0017] 本发明实施例的又一方面，提供一种显示装置，包括如上述所述的栅极驱动电路。
[0018] 本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示装置。所述移位寄 存器单元包括第一锁存模块和第二锁存模块。其中，第一锁存模块的第一输入端连接第一 时钟信号端或第二时钟信号端，第二输入端用于接收脉冲信号，输出端连接所述第二锁存 模块的第二输入端。所述第二锁存模块，其第一输入端连接第一时钟信号端或第二时钟信 号端，输出端连接移位寄存器单元的信号输出端。此外，第一锁存模块的第一输入端与第二 锁存模块的第一输入端连接相同的信号端。这样一来，通过依次相连的第一锁存模块和第 二锁存模块，可以对脉冲信号输入端输入的单一脉冲信号进行锁存处理，并将所述单一脉 冲信号进行行间顺序相移，从而可以将上述顺序相移的脉冲信号作为扫描信号，对各行栅 线进行顺序扫描。具体的，第一锁存模块和第二锁存模块可以对输入的单一脉冲信号分别 进行翻转和移位，使得脉冲信号输入端输入的单一脉冲信号与栅线接收到的扫描信号的宽 度一致。相对于现有技术而言，由第一锁存模块和或第二锁存模块构成的GOA电路中无需 设置需要进行充放电控制的节点，因此可以避免节点充放电出错，从而可以提高GOA电路 的稳定性。
【附图说明】
[0019] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以 根据这些附图获得其他的附图。
[0020] 图1为本发明实施例提供的一种移位寄存器单元的结构示意图；
[0021] 图2为图1中移位寄存器单元的锁存模块的结构示意图；
[0022] 图3为由图1中移位寄存器单元级联而成的栅极驱动电路的结构示意图；
[0023] 图4a为图3中栅极驱动电路的一种时序控制图；
[0024] 图4b为图3中栅极驱动电路的另一种时序控制图；
[0025] 图5为图2的锁存模块中的一种或非门的结构示意图；
[0026] 图6为图2的锁存模块中的另一种或非门的结构示意图；
[0027] 图7为图2的锁存模块中的又一种或非门的结构示意图。
【具体实施方式】
[0028] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。
[0029] 本发明实施例提供一种移位寄存器单元，如图1所示，可以包括第一锁存模块RSl 和第二锁存模块RS2。其中，上述第一锁存模块RSl和第二锁存模块RS2可以是RS锁存器。
[0030] 具体的，第一锁存模块RS1，其第一输入端S连接第一时钟信号端CLK或第二时钟 信号端CLKB，第二输入端R用于接收脉冲信号，输出端Q连接第二锁存模块RS2的第二输入 端R。
[0031] 第二锁存模块RS2,其第一输入端S连接第一时钟信号端CLK或第二时钟信号端 CLKB，输出端Q连接移位寄存器单元的信号输出端OUTPUT。
[0032] 需要说明的是，第一、所述第一锁存模块RSl的第一输入端S与第二锁存模块RS2 的第一输入端S连接相同的信号端。即，第一锁存模块RSl的第一输入端S与第二锁存模 块RS2的第一输入端S可以均连接第一时钟信号端CLK ;或，第一锁存模块RSl的第一输入 端S与第二锁存模块RS2的第一输入端S可以均连接第二时钟信号端CLKB。
[0033] 第二、上述第一时钟信号端CLK与第二时钟信号端CLKB输入的时钟信号的宽度相 同，方向相反。
[0034] 本发明实施例提供一种移位寄存器单兀，包括第一锁存模块和第二锁存模块。其 中，第一锁存模块的第一输入端连接第一时钟信号端或第二时钟信号端，第二输入端用于 接收脉冲信号，输出端连接所述第二锁存模块的第二输入端。所述第二锁存模块，其第一输