一种阵列基板和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种阵列基板和显示装置。
【背景技术】
[0002]显示装置包括阵列基板和栅极驱动电路，为了降低显示装置的生产成本、产能和功耗，通常采用GOA (Gate On Array)技术将栅极驱动电路集成在阵列基板的显示区域的一侧上。
[0003]具体地，栅极驱动电路包括多个相互级联的G0A单元，每个G0A单元的输出模块的输出端均与一条栅线连接，以控制该栅线的开启和关闭。通常，G0A单元还包括一个电容，电容的两个极板分别与晶体管的源极和漏极连接。为了保证G0A单元的输出模块的输出端连接的栅线能够充分开启，以使显示区域中的像素充分充电，G0A单元的输出模块包括的电容所占面积应该较大，进而导致G0A单元的面积较大。
【发明内容】
[0004]本发明的目的在于提供一种阵列基板和显示装置，能够实现一种更窄边框的阵列基板和显示装置。
[0005]为达到上述目的，本发明提供一种阵列基板，采用如下技术方案:
[0006]所述阵列基板包括显示区域，和设置在所述显示区域周围的栅极驱动电路，所述栅极驱动电路包括多个相互级联的G0A单元，所述G0A单元包括输出模块和电容，所述电容的一个极板与所述输出模块的控制端连接，所述电容的另一个极板与所述输出模块的输出端连接，所述电容的两个极板为位于所述显示区域内且相对设置的至少两条导线。
[0007]进一步地，本发明还提供了一种显示装置，该显示装置包括如上所述的阵列基板。
[0008]本发明提供一种如上所述的阵列基板和显示装置，由于该阵列基板上的G0A单元中的电容的两个极板为位于显示区域内且相对设置的至少两条导线，从而使得G0A单元中的面积大的电容位于显示区域内，减小了 G0A单元在显示区域周围所占据的面积，进而能够实现一种更窄边框的阵列基板和显示装置。
【附图说明】
[0009]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0010]图1为本发明实施例中的阵列基板的示意图一；
[0011]图2为本发明实施例中的G0A单元的电路图一；
[0012]图3为本发明实施例中的G0A单元的电路图二 ；
[0013]图4为本发明实施例中的电容的截面示意图一；
[0014]图5为本发明实施例中的电容的截面示意图二；
[0015]图6为本发明实施例中的阵列基板的示意图二 ；
[0016]图7为本发明实施例中的重复单元的电路图；
[0017]图8为本发明实施例中的图2所示的G0A单元的时序图。
[0018]附图标记说明:
[0019]1一栅线；2—电极线；3—像素电极；
[0020]4一数据线；5—薄膜晶体管； 6—起始信号输入线；
[0021]7—复位信号输入线；10—输出模块； 20—输入单元；
[0022]30—上拉单元；40—第一下拉单元；50—第二下拉单元；
[0023]60—第三下拉单元。
【具体实施方式】
[0024]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0025]如图1?图5所示，本发明实施例提供的阵列基板包括显示区域，和设置在显示区域周围的栅极驱动电路，栅极驱动电路包括多个相互级联的G0A单元，所述G0A单元包括输出模块10和电容C，电容C的一个极板与输出模块10的控制端连接，电容C的另一个极板与输出模块10的输出端(图中表示为Gate n output)连接，电容C的两个极板为位于显示区域内且相对设置的至少两条导线，从而使得G0A单元中的面积大的电容C位于显示区域内，减小了 G0A单元在显示区域周围所占据的面积，进而有利于实现显示装置的窄边框设计。优选地，至少两条导线重叠设置，即该至少两条导线沿垂直于阵列基板的方向上依次层叠设置，以使得阵列基板具有较大的开口率，同时如此设置方式还会使得各导线之间具有最大的正对面积，进而还能够有效提升电容C的容值。
[0026]示例性地，当电容C的两个极板为位于显示区域内且重叠设置的两条导线时，电容C的结构如图4所示，当电容C的两个极板为位于显示区域内且重叠设置的三条导线时，电容C的结构如图5所示(图5中填充结构表示导线)，其中，位于最上方的导线和位于最下方的导线电连接作为一个极板，位于中间的导线作为另一个极板，此时，电容C等同于位于最上方的导线与位于中间的导线形成的电容C1，与位于中间的导线和位于最下方的导线形成的电容C2组成的并联电容。基于以上内容，本领域技术人员可以轻松获得电容C的其他结构，本发明实施例不再一一赘述。
[0027]进一步地，如图6所示，本发明实施例中的阵列基板还包括平行设置于显示区域内的多条栅线1，每个G0A单元的输出模块10的输出端均与至少一条栅线1连接，以控制该栅线1的开启和关闭。由于栅线1位于显示区域内，且必须与G0A单元的输出模块10的输出端连接，因此，上述至少一条栅线1即可作为一个G0A单元中的电容C的一个极板，相应地，只需要在阵列基板的显示区域内设置与栅线1重叠设置的多条电极线2，使至少一条电极线2作为电容C的另一个极板，即可构成G0A单元中的电容C，如上设置可以有效简化阵列基板的结构和制作过程。电极线2可以为金属导线、透明导线等。
[0028]其中，一条栅线1作为一个GOA单元中的电容C的一个极板，一条电极线2作为电容c的另一个极板时，电容C的结构如图4所示，一条栅线1作为一个G0A单元中的电容C的一个极板，两条电极线2作为电容C的另一个极板时，电容C的结构如图5所示，为了获得更好的电容值，两个极板可设计成距离很短，且保证两个基板之间绝缘的结构，对于形成于同层结构的电容，两个基板靠得很近，但是基板之间设置有绝缘体，对于形成于上下层的电容，两个基板之间的距离可设置得很小，但是不至于导通，两个基板之间设置有绝缘体。基于以上内容，本领域技术人员可以轻松获得电容C的其他结构，本发明实施例不再一一赘述。
[0029]进一步地，可以通过改变栅线1和电极线2的正对面积、二者之间的绝缘层的厚度和绝缘层的介电常数对电容C的大小进行调节。本申请的发明人发现，为了使栅线1和电极线2之间拥有大的正对面积，以使G0A单元中的电容C较大时，电极线2的宽度应当比栅线1大，从而使得其能完全将栅线1覆盖，因此本发明实施例中优选，上述电极线2的材料为透明导电物，进而使得电极线2的宽度比栅线1的宽度大时，也不会降低阵列基板的开口率。优选地，电极线2可以与显示区域内设置的像素电极3同层设置且材料相同，以使得电极线2与像素电极3可以在一次构图工艺中形成，有助于简化阵列基板的结构、降低阵列基板的制作成本。示例性地，电极线2和像素电极3的材料为氧化铟锡(ΙΤ0)。
[0030]如图6所示，阵列基板的显示区域内还设置有与栅线1垂直设置的多条数据线4，栅线1和数据线4限定了多个像素单元，其中，每个像素单元内设置有薄膜晶体管5和像素电极3，薄膜晶体管5包括源极、漏极、栅极和有源层，薄膜晶体管5的源极与数据线4连接，漏极与像素电极3连接。当栅线1