直接作为薄膜晶体管5的栅极时，即有源层、源极和漏极直接位于栅线1的上方时，本发明实施例中优选电极线2在薄膜晶体管5位置处具有一弯折，以绕过薄膜晶体管5，进而能够减小电极线2与源极或者漏极之间的寄生电容，降低显示装置的功耗。
[0031]另外，本发明实施例中的G0A单元还包括用于控制输出模块输出的驱动模块，其中，驱动模块和输出模块可以如图3所示均设置于显示区域的一侧(左侧或者右侧)，也可以如图2所示设置于显示区域的相对设置的两侧，即输出模块设置在显示区域的一侧，驱动模块设置在显示区域外与输出模块相对的另一侧。需要说明的是，图2和图3中以驱动模块包括输入单元20、上拉单元30、第一下拉单元40、第二下拉单元50和第三下拉单元60为例。对于以上两种设置方式，驱动模块、输出模块和电容C之间的连接关系，以及各模块的结构均相同。
[0032]进一步的，为了使得所述显示区域周围的电路占用的面积减小，保证显示区域外侧的占用面积对等，使得采用了本发明中的阵列基板的显示装置获得更好的设计空间，具有更佳的美观性，本发明实施例中优选，如图1、图2和图6所示，每个G0A单元包括的输出模块10设置在显示区域的一侧，驱动模块设置在显示区域外与输出模块10相对的另一侧，以使显示装置的边框更窄。
[0033]需要说明的是，对于不同结构的栅极驱动电路，G0A单元包括的其他模块可以不同，本领域技术人员可以根据实际需要进行选择。示例性地，如图2和图3所示，本发明实施例中的G0A单元包括输出模块10、电容C和驱动模块，驱动模块包括输入单元20、上拉单元30、第一下拉单元40、第二下拉单元50和第三下拉单元60。
[0034]其中，电容C的一个极板与输出模块10的控制端连接，电容C的另一个极板与输出模块10的输出端连接；输出模块10的输入端连接一个时钟信号输入端，输入单元20的输入端和控制端均连接起始信号输入端(用于输入起始信号Input)，输入单元20的输出端连接第一节点PU ;上拉单元30的输入端和控制端均连接另一个时钟信号输入端，上拉单元30的输出端连接第二节点;第一下拉单元40的输入端连接第一节点PU，第一下拉单元40的第一控制端连接复位信号输入端RESET，第一下拉单元40的第二控制端连接第二节点PD，第一下拉单元40的输出端连接关闭信号输入端(用于输入关闭信号V0FF);第二下拉单元50的输入端连接第二节点PD，第二下拉单元50的控制端连接第一节点PU，第二下拉单元50的输出端连接关闭信号输入端；第三下拉单元60的输入端连接输出模块10的输出端，第三下拉单元60的第一控制端连接第二节点ro，第三下拉单元60的第二控制端连接复位信号输入端(用于输入复位信号RESET)，第三下拉单元60的输出端连接关闭信号输入端。
[0035]其中，输出模块10用于向栅线1输出驱动信号，电容C用于维持输出模块10的信号输出，输入单元20用于使第一节点处于开启电平，上拉单元30用于使第二节点ro处于开启电平，第一下拉单元40用于使第一节点处于关闭电平，第二下拉单元50用于使第二节点ro处于关闭电平，第三下拉单元60用于使输出模块10的输出端处于关闭电平。需要说明的是，上述开启电平指的是使其控制的模块、单元或者元件开启的电平，关闭电平指的是使其控制的模块、单元或者元件关闭开启的电平。例如，当元件为N型晶体管时，其对应的开启电平为高电平，其对应的关闭电平为低电平。
[0036]在如图2所示的G0A单元的具体结构的基础上，本发明实施例中优选，G0A单元中的输出模块10的控制端与第一节点之间的连接线为一条电极线2，输出模块10的输出端与第三下拉单元60的输入端之间的连接线为一条栅线1，以在构成G0A单元中的电容C的同时，简化G0A单元的结构。
[0037]进一步地，如图6和图7所示，栅极驱动电路还包括第一时钟信号输入端(用于输入第一时钟信号CLK1)和第二时钟信号输入端(用于输入第二时钟信号CLK2)，第一时钟信号CLK1和第二时钟信号CLK2的相位相反，栅极驱动电路中，相邻的两个G0A单元作为一个重复单元，其中，每个重复单元中的第一个G0A单元中的输出模块10的输入端连接第一时钟信号输入端，上拉单元30的输入端和控制端均连接第二时钟信号输入端，第二个G0A单元中的输出模块10的输入端连接第二时钟信号输入端，上拉单元30的输入端和控制端均连接第一时钟信号输入端。
[0038]此时，每个重复单元中的第一个G0A单元中的输出模块10和第二个G0A单元中的驱动模块，以及第一时钟信号输入端均设置在显示区域的一侧(例如位于显示区域的左侧)，第二个G0A单元中的输出模块10和第一个G0A单元中的驱动模块，以及第二时钟信号输入端均设置在显示区域外的另一侧(例如位于显示区域的右侧)。
[0039]此外，如图6和图7所示，本发明实施例中的栅极驱动电路还包括自第η级G0A单元中的栅线1与输出模块10的输出端连接的一端延伸出的起始信号输入线6，起始信号输入线6连接第η+1级G0A单元的起始信号输入端，栅极驱动电路还包括自第η+1级G0A单元中的栅线1与输出模块10的输出端连接的一端延伸出的复位信号输入线7，复位信号输入线7连接第η个G0A单元的复位信号输入端，其中，η为大于等于1，且小于G0A单元总数的正整数，从而使得相邻两级GOA单元之间的信号传输快速。对于第一级GOA单元而言，其起始信号输入端连接起始信号STV，对于最后一级GOA单元而言，其复位信号输入端连接复位信号STD。
[0040]可选地，本发明实施例中的重复单元中的两个G0A单元的具体结构如图7所示，重复单元中的两个G0A单元的具体结构的差别仅在于第一时钟信号输入端和第二时钟信号输入端互换，本发明实施例仅描述一个G0A单元的具体结构。
[0041]如图7所示，该G0A单元为第η级G0A单元，其中，η为大于等于1且小于G0A单元总数的正整数，第η级G0A单元的输出模块10包括第一晶体管Ml，输入单元20包括第二晶体管M2，上拉单元30包括第三晶体管M3，第一下拉单元40包括第四晶体管M4和第五晶体管M5，第二下拉单元50包括第六晶体管M6，第三下拉单元60包括第七晶体管M7和第八晶体管M8。
[0042]其中，第一晶体管的Ml的栅极连接第一节点PU，源极连接第一时钟信号输入端，漏极连接第七晶体管M7和第八晶体管M8的源极；第二晶体管M2的源极和栅极均连接起始信号输入端(对于第η级G0A单元而言，其起始信号输入端为第n-Ι级G0A单元的输出模块10的输出端Gate n_l output，η为大于等于1且小于GOA单元总数的正整数)，漏极连接第一节点PU ;第三晶体管M3的源极和栅极均连接第二时钟信号输入端，漏极连接第二节点;第四晶体管M4的源极连接第一节点PU，漏极连接关闭信号输入端，栅极连接第二节点ro ;第五晶体管M5的源极连接第一节点PU，漏极连接关闭信号输入端，栅极连接复位信号输入端(对于第η级G0A单元而言，其起始信号输入端为第η+1级G0A单元的输出模块10的输出端Gate n+1 output，η为大于等于1且小于GOA单元总数的正整数);第六晶体管M6的源极连接第二节点ro，漏极连接关闭信号输入端，栅极连接第一节点PU ;第七晶体管M7的源极连接第一晶体管Ml的漏极，漏极连接关闭信号输入端，栅极连接第二节点ro ;第八晶体管M8的源极连接第一晶体管Ml的漏极，漏极连接关闭信号输入端，栅极连接复位信号输入端。
[0043]可选地，本发明实施例中的G0A单元中的晶体管均为N型晶体管或者P型晶体管。
[0044]具有上述结构的G0A单元的工作过程如图8所示(图8中以所有晶体管均为N型晶体管，关闭信号输