阵列基板及其制作方法、显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其是涉及一种阵列基板及其制作方法、显示装置。
【背景技术】
[0002]为了实现极性反转或者降低使用数据驱动电路的使用个数，现有技术中提出了一种双栅(Dual Gate)结构设计，这种结构的阵列基板中，在两行像素之间设置两条栅线，两条栅线中的上一条栅线两行像素中的上一行的像素，下一条栅线连接两行像素中的下一行栅线。
[0003]另一方面，为了提高公共电极上的公共电压的均一性，现有技术中在两行像素之间的非开口区域制作一条与栅线平行的公共电极走线，该公共电极走线的材料一般为电阻率较低的金属，通过多个过孔与公共电极相连，为公共电极提供公共电压，从而保证公共电极上的电压的均一性。
[0004]在双栅(DualGate)结构设计的基础上，如果再设置一条公共电极走线，则需要在两行像素之间制作三条相互独立的金属线，且为了避免作为公共电极走线的金属线影响栅线与薄膜晶体管的连接，一般需要将公共电极走线设置在两条作为栅线的金属线之间。这样势必会大幅降低像素的开口率。
【发明内容】
[0005]本发明的一个目的在于提高像素的开口率。
[0006]本发明的第一个方面提供了一种阵列基板，包括:
[0007]基底以及设置在所述基底上的公共电极层、薄膜晶体管阵列、像素电极图形、数据线图形、栅线图形、公共电极走线图形和连接部图形；
[0008]其中，相邻两行像素之间设置有一个栅线组，每一栅线组包含两条栅线，相邻两列数据线之间间隔有两列像素；
[0009]每一条数据线在每一个栅线组的位置处连接两个薄膜晶体管，每一个薄膜晶体管对应连接一条栅线；
[0010]所述公共电极走线图形与所述数据线图形同层设置，包含多组行方向公共电极走线;每一组行方向公共电极走线设置在相邻两行的像素之间；其中的每一条行方向公共电极走线位于相邻两列数据线之间的闲置区域，所述闲置区域在列方向上与各个薄膜晶体管对齐；
[0011]所述连接部图形包含多个连接部，每一个连接部设置在数据线与栅线组交叠的位置处;在每一条行方向公共电极走线的端部与连接部之间的层结构中设置有过孔，所述连接部通过该过孔将相邻两条行方向公共电极走线连接；
[0012]各条行方向公共电极走线与公共电极层之间的层结构在多条行方向公共电极走线的位置处还设置有过孔，行方向公共电极走线与公共电极层通过该过孔相连。
[0013]进一步的，所述公共电极走线图形还包括多条列方向公共电极走线;每一条列方向公共电极走线对应设置在相邻两列数据线之间的相邻两行像素之间；行方向公共电极走线和列方向公共电极走线相连。
[0014]进一步的，还包括:所述公共电极走线图形还包括多组行方向的辅助公共电极走线；
[0015]每一组辅助公共电极走线在列方向上位于一行像素电极的弯折处，其中的每一条辅助公共电极走线位于相邻两条数据线之间;并与列方向公共电极走线相连。
[0016]进一步的，每一条数据线在每一个栅线组的位置处所连接的两个薄膜晶体管中，每一个薄膜晶体管对应连接一条栅线，位于所连接的栅线远离另一条栅线的一侧，且该薄膜晶体管还连接位于该栅线远离另一条栅线的一侧的像素行中的一个像素电极；
[0017]各条数据线中在同一栅线组的位置处所连接的各个薄膜晶体管中，第一薄膜晶体管位于该栅线组的同一侧，第二薄膜晶体也位于该栅线组的同一侧;其中第一薄膜晶体管为位于对应数据线的左侧的薄膜晶体管，第二薄膜晶体管为位于对应数据线的右侧的薄膜晶体管；
[0018]同一条数据线在相邻两个栅线组的位置处所连接的四个薄膜晶体管中；其中一个第一薄膜晶体管位于对应栅线组的第一侧，另一个第一薄膜晶体管位于对应栅线组的第二侧;一个第二薄膜晶体管位于对应栅线组的第一侧，另一个第二薄膜晶体管位于对应栅线组的第二侧；
[0019]每一条行方向公共电极走线的左端在列方向上的位置与左侧数据线所连接的第一薄膜晶体管相对，右端在列方向上的位置与右侧数据线所连接的第二薄膜晶体管相对。
[0020]进一步的，所述连接部图形与所述像素电极图形同层设置。
[0021]进一步的，还包括:所述公共电极层设置在所述基底上，薄膜晶体管阵列、数据线图形、栅线图形、公共电极走线图形和连接部图形设置在所述公共电极层的上方。
[0022]第二方面，本发明提供了一种阵列基板的制作方法，包括:在基底上形成公共电极层、薄膜晶体管阵列、像素电极图形、数据线图形、栅线图形、公共电极走线图形和连接部图形；
[0023]其中，相邻两行像素之间设置有一个栅线组，每一栅线组包含两条栅线，相邻两列数据线之间间隔有两列像素；
[0024]每一条数据线在每一个栅线组的位置处连接两个薄膜晶体管，每一个薄膜晶体管对应连接一条栅线；
[0025]所述公共电极走线图形适于与所述数据线图形同一工艺形成，包含多组行方向公共电极走线;每一组行方向公共电极走线设置在相邻两行的像素之间；其中的每一条行方向公共电极走线位于相邻两列数据线之间的闲置区域，所述闲置区域在列方向上与各个薄膜晶体管对齐；
[0026]所述连接部图形包含多个连接部，每一个连接部设置在数据线与栅线组交叠的位置处;在每一条行方向公共电极走线的端部与连接部之间的层结构中设置有过孔，所述连接部通过该过孔将相邻两条行方向公共电极走线连接；
[0027]各条行方向公共电极走线于公共电极层之间的层结构在多条行方向公共电极走线的位置处还设置有过孔，公共电极走线与公共电极层通过该过孔相连。
[0028]进一步的，在形成所述数据线图形的同一工艺中形成所述公共电极走线图形。
[0029]进一步的，在形成所述像素电极图形的同一工艺中形成所述连接部图形。
[0030]第三方面，本发明提供了一种显示装置，包括上述任一项所述的阵列基板。
[0031]本发明提供的阵列基板中，设置与数据线图形同层的公共电极走线图形，并将一行的公共电极走线分为多条公共电极走线，各条公共电极走线设置在数据线中的数据线之间在数据线位置处通过连接图形跨接;且设置在列方向上与各个薄膜晶体管对齐的闲置区域。本发明提供的阵列基板与现有技术中在两条栅线之间专门设置一条公共电极走线的方式相比，能够减少非开口区域的面积，从而提高像素的开口率。
【附图说明】
[0032]通过参考附图会更加清楚的理解本发明的特征信息和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中:
[0033]图1为本发明一实施例提供的一种阵列基板的结构示意图；
[0034]图2为本发明另一实施例提供的一种阵列基板的结构示意图；
【具体实施方式】
[0035]为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和【具体实施方式】对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
[0036]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
[0037]本发明的第一方面提供了一种阵列基板，该阵列基板包括:
[0038]基底以及设置在所述基底上的公共电极层、薄膜晶体管阵列、像素电极图形、数据线图形、栅线图形、公共电极走线图形和连接部图形；
[0039]其中，相邻两行像素之间设置有一个栅线组，每一栅线组包含两条栅线，相邻两列数据线之间间隔有两列像素；
[0040]每一条数据线在每一个栅线组的位置处连接两个薄膜晶体管，每一个薄膜晶体管对应连接一条栅线；
[0041]所述公共电极走线图形与所述数据线图形同层设置，包含多组行方向公共电极走线;每一组行方向公共电极走线设置在相邻两行的像素之间；其中的每一条行方向公共电极走线位于相邻两列数据线之间的闲置区域，所述闲置区域在列方向上与各个薄膜晶体管对齐；
[0042]所述连接部图形包含多个连接部，每一个连接部设置在数据线与栅线组交叠的位置处;在每一条行方向公共电极走线的端部与连接部之间的层结构中设置有过孔，所述连接部通过该过孔将相邻两条行方向公共电极走线连接；
[0043]各条行方向公共电