一种动态随机存储器的高速读操作方法与流程

本发明涉及存储器技术领域，尤其涉及一种动态随机存储器的高速读操作方法

背景技术：
传统DRAM读操作及其相关电路如图1所示，单元读出位线对RBL/BRBL被预充和均压至Vdd/2、主放大器(MainSA，MSA)输入端的读出数据线对RDB/BRDB被预充和均压至Vdd，同时为了降低读出操作时灵敏放大器(SA)的负载，采用读串联驱动电路(ReaddrivinggateRDG)在读列选通管RSEL开启后，驱动读出数据线对RDB/BRDB至主放大器的初始分辨电压。读列选通管的开启必须滞后于灵敏放大器(SA)开启，否则主放大器的输入端即读出数据线对RDB/BRDB会同时被读串联驱动管RDG下拉，造成误放大，如图1(b)所示。这是由于在预充状态下单元读出位线对RBL/BRBL保持电平为Vdd/2使得读驱动管M1～M2开启，造成读出数据线对RDB/BRDB对地放电。因此在灵敏放大器，读串联驱动管，主放大器三者之间存在先后开启次序，读出列选通管的开启也需要像写电路列选通管的控制一样在时序上进行调整，这样导致读出时间较长且带来了额外的时序控制开销。文献[AnEmbeddedDRAMWitha143-MHzSRAMInterfaceUsingaSense-SynchronizedRead/Write[J].IEEEJournalofSolid-State Circuit，2003，VOL.38，NO.11]提出一种读出放大同步方案，其将读操作的主要时间开销由灵敏放大器开启时间决定，进而加快了读出速度，但这种方案需要增加多个可控地开关来保证每一列灵敏放大器地端在其未工作时保持电平与位线预充电平一致，使得读驱动电路不开启，主放大器正常工作。这样增加的可控地开关给版图布局及时序控制上带来了负面影响。

技术实现要素：
本发明的主要目的是要解决传统的1T1C的动态随机存储器(DRAM)单元因制作电容采用非逻辑工艺的缺点使得DRAM在嵌入式设备中的应用产生了困难等技术问题，提供一种动态随机存储器的高速读操作方法。具体而言，本发明提供的一种动态随机存储器的高速读操作方法，其特征在于，采用逻辑工艺的DRAM存储单元，所述逻辑工艺的DRAM存储单元为2T增益单元结构，其包括写入管Qw，读出管Qr(如图2所示)。本发明中，写入管的有源区电容和读出管的栅电容，构成了单元的存储电容。本发明中，单元的操作方式为，当单元写时，写字线WWL降低至约0.6V，这样保证PMOS写入管Qw无论写“0”(0V)还是写“1”(约1.1V)都能正常开启；当读单元时，读字线RWL被驱动至1.2V，这样读出管Qr根据单元存储电荷值的不同决定对读出位线RBL是否充电；当单元保持时，写位线WBL/读位线RBL/读字线RWL同时接地，而写字线WWL拉高至Vdd，这样使得写/读管分别被彻底关闭以减少保持时单元的漏电。所述的单元操作电压表如表1所示。表1单元操作电压表CellWWL(V)RWL(V)WBL(V)RBL(mV)Write-0.600/1.20Read01.100/250Hold1.2000本发明方法中，为了进一步提高逻辑工艺DRAM的操作速度，加快读操作且不以增加电路面积为代价，提出了采用在灵敏放大器开启之前启动读列选通管的读电路及操作方法。其中，读串联驱动电路RDG由读出位线驱动管M1-M2和读列选通管M3-M4构成，M3-M4漏端接读出数据线对RDB/BRDB，M1-M2源端和SA地端GND在版图上共享。本发明的一个实施例中，基于图4所示的读电路操作时序图，进行了读电路操作，结果显示，整个读操作的时间开销主要在于灵敏放大器工作时间和主放大器的工作时间，根据Spectre仿真结果表明整个数据访问时间比传统方案加快了约15％。读操作的仿真波形中，时钟周期为3ns，在灵敏放大器使能信号SAE开启之前，读串联驱动电路RDG随着读列选通信号RSEL开启而工作，可以看到其与漏端相连的读出数据线对RDB/BRDB没有大电压摆动。在SAE下降沿灵敏放大器开启，控制读出数据线对RDB/BRDB电平摆动，主放大器开启完成读操作。读操作的访问时间为1.8ns，整个读操作占用一个时钟周期。附图说明图1是传统DRAM读操作，其中，(a)：传统DRAM读电路(b)：传统DRAM读操作主放大器误放大。图2是本发明采用的逻辑工艺的2T增益单元。图3是本发明提出的读电路。图4是本发明提出的读电路操作时序，对比传统读电路时序。图5是本发明提出的读电路及读操作的仿真波形。具体实施方式实施例1基于图4所示的读电路操作时序图，进行了读电路的快速读操作。当采用读前置放大RBS时，读列选通管RSEL开启，注意到此时灵敏放大器没有使能，读串联驱动电路的漏端即主放大器的输入端RDB/BRDB不会有电压摆动，这是因为利用了增益单元保持时位线预充至地(groundprecharge)的特点(见表1)，使得读出位线驱动管M1-M2此时的栅源电压之间没有电压差从而使自关闭，其源端无需像文献[AnEmbeddedDRAMWitha143-MHzSRAMInterfaceUsingaSense-SynchronizedRead/Write[J].IEEEJournalofSolid-StateCircuit，2003，VOL.38，NO.11]提出方案那样用可控地开关清零来保持其栅源电平一致。所以读操作时读列选通信号RSEL可以提前于灵敏放大器使能信号SAE开启。当灵敏放大器开启时，读出位线对RBL/BRBL被差分以驱动读出位线驱动管M1-M2开启，使得主放大器MSA开始工作。这样，整个读操作的时间开销主要在于灵敏放大器工作时间和主放大器的工作时间，根据Spectre仿真结果表明整个数据访问时间比传统方案加快了约15％。读操作的仿真波形中，时钟周期为3ns，在灵敏放大器使能信号SAE开启之前，读串联驱动电路RDG随着读列选通信号RSEL开启而工作，可以看到其与漏端相连的读出数据线对RDB/BRDB没有大 电压摆动。在SAE下降沿灵敏放大器开启，控制读出数据线对RDB/BRDB电平摆动，主放大器开启完成读操作。读操作的访问时间为1.8ns，整个读操作占用一个时钟周期。