专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件，更具体地说，涉及具有埋入式位线的半导体器件。
背景技术：
随着半导体器件集成度的提高，晶体管的通道长度逐渐缩短。然而，晶体管的通道长度的缩短会导致短通道效应，例如漏极诱导势垒降低(DIBL)、热载流子效应和击穿。为了解决这个问题，已经提出了多种方法，例如减小接面区域的深度的方法或者通过在晶体管的通道区中形成凹陷部来相对增大通道长度的方法。然而，随着例如动态随机存取存储器(DRAM)等半导体存储器件的集成度的提高，需要制造尺寸更小的晶体管。在现有的平面型晶体管结构中，栅电极形成在半导体基板上并且接面区域形成在栅电极的两侧，因此，即使当调整通道长度时，也难以采用上述结构满 足所需器件尺寸。为了解决这个问题，提出了一种竖直通道晶体管结构。近年来，存在如下的问题由于在形成竖直通道晶体管结构时因器件尺寸减小而使埋入式位线与位线接面区域干涉，所以位线之间的耦合电容增大。因此，当预定的埋入式位线被激活时，与该预定位线相邻的其他埋入式位线也可能被激活，从而导致泄漏。上述泄漏引发噪声并阻止数据的正确读出。
发明内容
根据示例性实施例的一个方面，一种半导体器件包括多个线图案，其包括一侧触点(OSC);位线，其埋入在所述线图案之间的下部；位线接面区域，其形成在所述各个线图案中所述位线的一侧；以及气隙，其形成在所述位线的另一侧和各个线图案之间。所述线图案可以是半导体基板的被蚀刻部分。所述半导体器件还可以包括位于所述线图案的表面上的衬垫绝缘层。所述位线可以包括从下述群组中选出的至少一者所述群组包括钛层、氮化钛层、掺杂多晶硅层和它们的组合。所述位线接面区域可以经由所述OSC与所述位线相连。所述气隙可以形成在所述位线的侧面，并且绝缘层可以埋入在所述气隙中。所述半导体器件还可以包括覆盖层，所述覆盖层位于包括所述气隙的位线上。所述覆盖层可以包括氮化物层。根据示例性实施例的另一个方面，一种半导体单元包括晶体管，其包括栅极和存储节点接面区域；以及位线，其设置为与所述栅极交叉，所述位线的一侧与位线接面区域相连。气隙形成在所述位线的另一侧和各个线图案之间。所述半导体单元还可以包括存储单元，所述存储单元与所述存储节点接面区域相连。所述存储单元可以包括电容器。所述栅极可以是形成在多个柱图案的两侧的竖直栅极，所述多个柱图案是所述线图案的被蚀刻的上部。所述位线可以包括从下述群组中选出的至少一者；所述群组包括钛层、氮化钛层、掺杂多晶娃层和它们的组合。
所述气隙可以形成在所述位线的侧面，并且绝缘层可以埋入在所述气隙中。根据示例性实施例的另一方面，一种半导体芯片包括核心电路区域以及半导体单元阵列。所述半导体单元阵列包括晶体管，其包括竖直栅极和存储节点接面区域；电容器，其与所述存储节点接面区域相连；以及位线，其设置为与所述竖直栅极交叉，所述位线的一侧与位线接面区域相连。气隙形成在所述位线的另一侧和各个线图案之间。所述核心电路区域可以包括行译码器，其选择所述半导体单元阵列的字线中的一条；列译码器，其选择所述半导体单元阵列的位线中的一条；以及读出放大器，其读出存储在由所述行译码器和所述列译码器选出的半导体单元中的数据。根据示例性实施例的另一个方面，一种半导体组件包括半导体芯片和外部输入输出(I/o)线路。所述半导体芯片包括半导体单元阵列、行译码器、列译码器和读出放大器。 所述半导体单元阵列包括晶体管，其包括竖直栅极和存储节点接面区域；电容器，其与所述存储节点接面区域相连；位线，其设置为与所述竖直栅极交叉，所述位线的一侧与位线接面区域相连；以及气隙，其形成在所述位线的另一侧和各个柱图案之间。所述半导体组件还可以包括数据输入缓冲器、指令地址输入缓冲器和电阻器单元。所述半导体组件还可以包括内部指令/地址总线，所述内部指令/地址总线向所述指令地址输入缓冲器发送指令/地址信号。所述外部I/O线路可以与所述半导体芯片电连接。根据示例性实施例的另一个方面，一种半导体系统包括多个半导体组件；以及控制器，其与所述半导体组件交换数据和指令/地址。多个半导体组件中的每一个包括半导体芯片、指令链路和数据链路。所述半导体芯片包括半导体单元阵列、行译码器、列译码器和读出放大器。所述半导体单元阵列包括晶体管，其包括竖直栅极和存储节点接面区域；电容器，其与所述存储节点接面区域相连；位线，其设置为与所述竖直栅极交叉，所述位线的一侧与位线接面区域相连；以及气隙，其形成在所述位线的另一侧和各个柱图案之间。根据示例性实施例的另一个方面，一种制造半导体器件的方法包括通过蚀刻半导体基板来形成多个线图案；将位线埋入在相邻的线图案之间的下部中；在各个线图案中位于所述位线的一侧形成位线接面区域；以及在所述位线的另一侧和各个线图案之间形成气隙。所述方法还可以包括在形成所述线图案之后，在所述线图案的表面上形成第一衬垫绝缘层。形成所述位线可以包括在所述线图案之间的下部中形成第一位线导电层；在所述第一位线导电层上形成第二位线导电层；在各个线图案的表面上位于所述第二位线导电层的一侧形成牺牲导电层；以及在形成有所述牺牲导电层的所述第二位线导电层上形成第三位线导电层。形成所述第二位线导电层的步骤可以包括在所述第一位线导电层上形成多晶硅层；在所述多晶硅层上露出的所述第一衬垫绝缘层上形成第二衬垫绝缘层；以及蚀刻所述多晶硅层，以使所述第二衬垫绝缘层下方的所述第一衬垫绝缘层露出。所述位线可以包括从下述群组中选出的至少一者所述群组包括钛层、氮化钛层、掺杂多晶硅层和它们的组
入
口 ο
在各个线图案的表面上位于所述第二位线导电层的一侧形成所述牺牲导电层的步骤可以包括在所述第二位线导电层上形成各个线图案的侧壁的氮化钛层；将绝缘层埋入在形成有所述氮化钛层的所述线图案之间；以及将各个线图案的表面上位于所述第二位线导电层的另一侧的所述氮化钛层的一部分去除。将各个线图案的表面上位于所述第二位线导电层的另一侧的所述氮化钛层的一部分去除的步骤可以包括形成掩模图案，所述掩模图案使各个线图案的表面上位于所述第二位线导电层的另一侧的所述氮化钛层的所述一部分露出；使用所述掩模图案作为掩模，通过倾斜离子注入(植入)工序将离子注入所述氮化钛层中；以及将所述氮化钛层的离子注入部分去除，以使所述第一衬垫绝缘层露 出。所述方法还可以包括在将所述氮化钛层的所述离子注入部分去除之后，通过将露出的所述第一衬垫绝缘层去除而形成一侧触点，所述一侧触点使所述各个线图案露出。形成所述气隙的步骤还可以包括在形成所述第三位线导电层之后，在所述第三位线导电层的表面上、所述牺牲导电层的表面上和所述第二衬垫绝缘层的表面上形成覆盖层；以及去除所述牺牲导电层。所述方法还可以包括在去除所述牺牲导电层之后，将绝缘层埋入在所述气隙中。所述方法还可以包括在去除所述牺牲导电层之后，蚀刻从所述气隙露出的所述位线。下面，在“具体实施方式
”部分中描述上述及其他特征、方面和实施例。
从结合附图作出的以下详细描述中可以更清楚地理解本发明的主题的以上及其他方面、特征和优点，其中图I是示出根据本发明的示例性实施例的半导体器件的视图，其中，⑴是半导体器件的透视图，(ii)是沿着(i)中的线X-X’截取的半导体器件的剖视图，(iii)是沿着(i)中的线Y-Y’截取的半导体器件的剖视图；图2a至图2m是示出根据本发明的示例性实施例的制造半导体器件的方法的视图，其中，(i)是半导体器件的透视图，(ii)是沿着(i)中的线X-X’截取的半导体器件的剖视图，(iii)是沿着(i)中的线Y-Y’截取的半导体器件的剖视图；图3a至图3d是示出根据本发明的另一个示例性实施例的制造半导体器件的方法的视图，其中，(i)是半导体器件的透视图，(ii)是沿着(i)中的线X-X’截取的半导体器件的剖视图，(iii)是沿着(i)中的线Y-Y’截取的半导体器件的剖视图；图4是示出根据本发明的示例性实施例的半导体单元阵列的电路图；图5是示出根据本发明的示例性实施例的半导体器件的框图；图6是示出根据本发明的示例性实施例的半导体组件的框图；以及图7是示出根据本发明的示例性实施例的半导体系统的框图。
具体实施例方式在本文中，参考作为实施例(和中间结构)的示意图的剖视图来描述各示例性实施例。就此而言，可以预见到例如由于制造技术和/或公差而导致示意图中的形状有所变化。因此，示例性实施例不应该被认为限于图中所示区域的特定形状，而是还可以包括由例如制造工艺造成的形状偏差。在附图中，为了清晰起见，可能会夸大某些层和区域的长度和尺寸。附图中相同的附图标记表示相同的元件。还应该理解，当某一层被称为“位于其他层或基板上”时，该层可以直接位于其他层或基板上，或者也可以存在中间层。在下文中，参考附图详细地描述根据本发明的示例性实施例的半导体器件。图I是示出根据本发明的示例性实施例的包括位线的半导体单元的视图，其中，
(i)是半导体单元的透视图，(ii)是沿着(i)中的线X-X’截取的半导体单元的剖视图，
(iii)是沿着(i)中的线Y-Y’截取的半导体单元的剖视图。参考图1，半导体单元包括位线，该位线包括用于增强位线和与相邻的位线相连的位线接面区域之间、栅极和位线之间、接面区域和存储单元之间的绝缘性的气隙。稍后将详细地描述这种半导体单元的元件。
首先，在半导体基板100上形成有多个线图案110，每个线图案110包括一侧触点(OSC) 129。OSC 129由形成在线图案110的侧壁上的第一衬垫绝缘层115和第二衬垫绝缘层125限定。第一衬垫绝缘层115可以包括氧化物层，第二衬垫绝缘层125可以包括氮化物层。在线图案110之间的下部形成有位线131。此时，位线131可以包括第一位线导电层120、第二位线导电层123和第三位线导电层130。第一位线导电层120、第二位线导电层123和第三位线导电层130可以包括钛(Ti)层、氮化钛(TiN)层、掺杂多晶硅层或它们的组合。更优选地，第一位线导电层120可以包括钛层、氮化钛层或它们的组合。第二位线导电层和第三位线导电层可以分别包括掺杂多晶硅层。第一位线导电层120形成为用于减小位线131的电阻。在与位线131的第一侧壁相连的线图案110的第一侧壁处设置有位线接面区域135。在位线131的第二侧壁和线图案110的第二侧壁之间形成有气隙133。气隙133增强位线131和与相邻的位线131相连的位线接面区域135之间的绝缘性，从而可以减小位线131和位线接面区域135之间的耦合电容。在实施例中，气隙133的尺寸比图I所示的尺寸大。可以在气隙133中附加地形成绝缘层。在位线131上形成有横跨位线131的栅极150a。栅极150a形成在柱图案IlOa的两侧。从而，栅极150a将多个柱图案IlOa彼此相连。在各个柱图案IlOa的上部中形成有存储节点接面区域(未示出)，并且在各个柱图案IlOa上设置有待与该存储节点接面区域相连的存储单元160。这里，存储单元160可以包括电容器。如上所述，气隙或附加绝缘层设置在位线的第二侧壁处(即0SC129的相反侧)，并且增强了位线131和与相邻的位线131相连的位线接面区域135之间的绝缘性。从而，能够减小位线131和位线接面区域135之间的耦合电容。图2a至图2m是示出根据本发明的示例性实施例的制造半导体器件的方法的视图，其中，(i)是半导体器件的透视图，(ii)是沿着(i)中的线X-X’截取的半导体器件的剖视图，(iii)是沿着(i)中的线Y-Y’截取的半导体器件的剖视图。参考图2a，在半导体基板200上形成限定埋入式位线区域的掩模图案205。掩模图案205可以形成为线形并且由包括氮化物层的材料形成。接下来，使用掩模图案205作为蚀刻掩模来蚀刻半导体基板200，以便形成多个线图案210。通过蚀刻半导体基板200的一部分来形成沿着Y-Y’方向延伸的线图案210。在包括线图案210和掩模图案205的半导体基板200的表面上形成第一衬垫绝缘层215。第一衬垫绝缘层215可以由包括氧化物层的材料形成，并且第一衬垫绝缘层215的厚度可以是 80A 120A。参考图2b，在包括形成有第一衬垫绝缘层215的线图案210的半导体基板200的整个表面上形成第一位线导电层220。第一位线导电层220形成为用于减小位线的电阻。位线导电层可以由钛、氮化钛或它们的组合形成。然后，通过回蚀工序来蚀刻第一位线导电层220，从而使第一位线导电层220凹入线图案210之间的下部。接下来，在第一衬垫绝缘层215和第一位线导电层220上形成第二位线导电层223。第二位线导电层223可以包括掺杂多晶硅层。然后，通过回蚀工序来蚀刻第二位线导电层223，从而将第二位线导电层223保留在线图案210之间的第一位线导电层220上。这 里，第二位线导电层223的表面高度限定在后续工序中将要形成的OSC的顶部高度。参考图2c，将设置在各个线图案210的侧壁上和掩模图案205的上表面上并且从第二位线导电层223露出的第一衬垫绝缘层215的一部分去除。可以通过清除工序来去除第一衬垫绝缘层215。此时，可以将第一衬垫绝缘层215蚀刻掉最初形成的厚度的大约一半。例如，在清除工序之后，第一衬垫绝缘层215可以保留有40A 60A的厚度。此外，也可以根据清除处理时间来部分地去除第二位线导电层223的侧壁上的第一衬垫绝缘层215。可以将第二位线导电层223的侧壁上的第一衬垫绝缘层215去除至与第二位线导电层223的上表面相距250A 300A的深度。然后，将第二衬垫绝缘层225沉积在第一衬垫绝缘层215和第二位线导电层223上。第二位线绝缘层225可以由包括氮化物层的材料形成。接下来，执行回蚀工序以去除设置在掩模图案205和第二位线导电层223上的第二衬垫绝缘层225的一部分，从而使第二衬垫绝缘层225保留在形成于线图案210的侧壁上的第一衬垫绝缘层215的表面上。参考图2d，蚀刻从线图案210之间露出的第二位线导电层223的上部，以便使第二衬垫绝缘层225下方的第一衬垫绝缘层215的一部分露出。这里，在蚀刻工序之后所保留的第二位线导电层223的上表面高度限定稍后将要形成的OSC的底部高度。此时，应当均匀地蚀刻第二位线导电层223，以防止使第二位线导电层223下方的第一位线导电层220露出。参考图2e，在第一衬垫绝缘层215的表面上、第二位线导电层223的表面上和第二衬垫绝缘层225的表面上形成牺牲导电层227。牺牲导电层227可以由包括氮化钛的材料形成。接下来，执行回蚀工序以蚀刻牺牲导电层227，从而将设置在线图案210的上表面上和第二位线导电层223的上表面上的牺牲导电层227的一部分去除。也就是说，牺牲导电层227仅仅保留在各个线图案210的侧壁的第一衬垫绝缘层215的表面上和第二衬垫绝缘层225的表面上。接下来，在线图案210之间的第二位线导电层223上形成第一绝缘层228，并且执行平坦化工序，以使各个线图案210的上表面上的第一衬垫绝缘层215露出。第一绝缘层228可以由包括氧化物层的材料形成。例如，第一绝缘层228可以包括具有良好的间隙填充特性的旋涂介电(SOD)层。参考图2f，将各个线图案210的第一侧壁处的牺牲导电层227的一部分去除，从而使各个线图案210的第一侧壁处的第一衬垫绝缘层215和第二衬垫绝缘层225露出。可以通过以下方法将牺牲导电层227的位于各个线图案210的第一侧壁处的部分去除。首先，通过倾斜离子注入工序来将离子注入牺牲导电层227的位于各个线图案210的第一侧壁处的部分中；然后，使用蚀刻剂将牺牲导电层227的离子注入部分去除。此时，由于第一位线导电层220由第二位线导电层223保护，所以即使将牺牲导电层227去除第一位线导电层220也不会被破坏。作为选择，可以形成这样的掩模图案该掩模图案在覆盖各个线图案210的第二侧壁处的牺牲导电层227的同时将牺牲导电层227的位于各个线图案210的第一侧壁处的部分露出。然后，可以使用该掩模图案作为蚀刻掩模来将露出的牺牲导电层227去除。参考图2g，将通过去除牺牲导电层227而露出的第一衬垫绝缘层215的一部分和第一绝缘层228去除，以使各个线图案210的第一侧壁露出。从而，各个线图案210的露出 部分成为OSC 229。由于第一衬垫绝缘层215和第一绝缘层228由氧化物基材料形成，所以可以同时去除第一衬垫绝缘层215和第一绝缘层228，并且由于第二衬垫绝缘层225由氮化物基材料形成，所以不去除第二衬垫绝缘层225。此时，优选的是进一步向下蚀刻第一衬垫绝缘层215，以使第二位线导电层223的第一侧壁露出，如图2g中的“A”所示。参考图2h，在包括OSC 229的线图案210之间的第二位线导电层223上形成第三位线导电层230。此时，第三位线导电层230优选地形成为具有比OSC 229的上部高的表面高度。如上所述形成的第一位线导电层220、第二位线导电层223和第三位线导电层230统称为埋入式位线231。OSC 229与第三位线导电层230的掺杂多晶硅相连，以便减小接触电阻。此外，当稍后形成栅极时，能够防止埋入式位线和栅极之间的电短路。接下来，将离子掺入第一位线导电层220和第三位线导电层230中，然后使掺入第一位线导电层220和第三位线导电层230中的离子扩散，以便在各个线图案210的第一侧壁中形成位线接面区域235。参考图2i，将保留在各个线图案210的第二侧壁处的牺牲导电层227去除。当去除牺牲导电层227时，由于第一位线导电层220由第二位线导电层223保护，所以能够防止第一位线导电层220被去除。通过去除牺牲导电层227，在第三位线导电层230和线图案210的第二侧壁处的第一衬垫绝缘层215之间形成空间。该空间如“B”所示。参考图2j，在包括线图案210和第三位线导电层230的半导体基板200的整个表面上形成覆盖层232。此时，覆盖层232不填充空间B。从而，在第三位线导电层230和第一衬垫绝缘层215之间形成气隙233。用于形成气隙233的覆盖层232可以由包括具有较差的台阶覆盖特性的氮化物层的材料形成。接下来，在包括形成有覆盖层232的线图案210的半导体基板200的整个表面上形成第二绝缘层240。第二绝缘层240可以由包括氧化物层的材料形成。例如，可以优选地使用SOD氧化物层或高密度等离子体(HDP)氧化物层作为氧化物层来形成第二绝缘层240。更优选地，可以通过堆叠SOD氧化物层和HDP氧化物层来形成第二绝缘层240。然后，执行平坦化工序直到第一衬垫绝缘层215露出为止。从而，在线图案210的第二侧壁处形成了气隙233和附加绝缘层。第二侧壁可以位于形成有OSC 229的第一侧壁的相反侧。气隙233和附加绝缘层在埋入式位线231和与相邻的埋入式位线231相连的位线接面区域235之间提供有效的绝缘性。从而，能够防止相邻的埋入式位线231之间的耦合电容过大。参考图2k，在第二绝缘层240上形成限定栅极的掩模图案(未示出)。掩模图案(未示出)可以形成为线形，并且形成为沿着图I中的与埋入式位线231所沿的设置方向垂直的X-X’方向延伸。接下来，使用掩模图案(未示出)作为蚀刻掩模来蚀刻第二绝缘层240和线图案210的上部，以便形成柱图案210a和第二绝缘层图案240a。此时，蚀刻线图案210和第二绝缘层240，从而使第二绝缘层图案240a形成在覆盖层232上。作为选择，可以蚀刻线图案210和第二绝缘层240直到形成在埋入式位线231上的覆盖层232露出。在包括第二绝缘层图案240a的半导体基板200上形成栅极导电层250。接下来，执行回蚀工序，以便在柱图案210a之间的下部形成栅极导电层250。将间隔物材料255沉积在包括柱图案210a和栅极导电层250的半导体基板200的整个表面上。间隔物材料255可以由氧化物层、氮化物层或它们的组合形成，并且优选的是形成氮化 物层和氧化物层的叠层结构。参见图21，间隔物材料255的厚度限定稍后将要形成的栅极的厚度。参考图21，执行回蚀工序，以便在第二绝缘层图案240a的侧壁上和柱图案210a的侧壁上形成间隔物255a。使用间隔物255a作为蚀刻掩模来蚀刻栅极导电材料250，以便在柱图案210a的侧壁上和第二绝缘层图案240a的侧壁上形成栅极250a。参考图2m，蚀刻柱图案210a的上部的掩模图案205、第一衬垫绝缘层215和第二衬垫绝缘层225，以便形成存储节点触点孔(未示出)。将导电材料埋入在存储节点触点孔(未示出)中，以便形成存储节点触点插塞257。导电材料可以由包括多晶硅的材料形成。在各个柱图案210a的上部中形成存储节点接面区域(未示出)，并且在各个柱图案210a上形成柱状的存储节点260。此时，存储节点260可以形成为与柱图案210a的上部中的存储节点接面区域(未示出)相连。根据上述示例性实施例，气隙233和附加绝缘层形成在OSC 229的相反侧，从而有效地增强了埋入式位线231和与相邻的埋入式位线231相连的位线接面区域235之间的绝缘性。因此，能够减小埋入式位线231与相邻的埋入式位线231之间的耦合电容。图3a至图3d是示出根据本发明的另一个示例性实施例的制造半导体器件的方法的视图，其中，(i)是半导体器件的透视图，( )是沿着α)中的线χ-χ’截取的半导体器件的剖视图，(iii)是沿着(i)中的线Y-Y’截取的半导体器件的剖视图。在图3a至图3d所示的工序之前，通过图2a至图2h所示的工序来获得半导体器件。参考图3a，将离子掺入第二位线导电层323和第三位线导电层330中，然后使掺入第二位线导电层323和第三位线导电层330中的离子扩散，以便在线图案310的第一侧壁中形成位线接面区域335。在包括线图案310和第三位线导电层330的半导体基板300的表面上形成覆盖层332，并且在覆盖层332上形成第二绝缘层340。覆盖层332可以由包括氮化物层的材料形成。第二绝缘层340可以由包括氧化物层的材料形成。接下来，执行平坦化工序直到第一衬垫绝缘层315露出为止。参考图3b，去除牺牲导电层327，以确保空间“B”。参考图3c，进一步蚀刻在去除牺牲导电层327之后露出的第二位线导电层323和第三位线导电层330，以便扩大空间“B’”。优选的是通过控制第二位线导电层323和第三位线导电层330的蚀刻时间来防止位线导电层被过度蚀刻。参考图3d，进一步将附加覆盖层345沉积在覆盖层332、第二位线导电层323、第三位线导电层330和各个线图案310之间的空间“B’ ”中。附加覆盖层345沉积在第二位线导电层323的表面上、第三位线导电层330的表面上和第一衬垫绝缘层315的表面上，同时在附加覆盖层345的中间留有空间。该空间成为气隙333。如上所述，气隙333设置在OSC 229的相反侧，以便使埋入式位线331和与相邻的埋入式位线331相连的位线接面区域335之间绝缘。从而，能够减小相邻的位线331之间的耦合电容。图4是示出包括本发明的上述示例性实施例的半导体单元阵列的电路图。通常，半导体单元阵列包括多个存储单元，并且每个存储单元包括一个晶体管和一个电容器。这种半导体单元设置在位线BL1、……、BLn和字线WL1、……、WLm的交叉处。半导体单元基于施加在由列译码器和行译码器选出的位线BL1、……、BLn和字线 WLl、……、WLm上的电压来存储和输出数据。如图4所示，在半导体单元阵列中，位线BL1、……、BLn形成为沿着第一方向(位线方向)延伸，而字线WL1、……、WLm形成为沿着第二方向(字线方向)延伸，从而位线BL1、……、BLn和字线WL1、……、WLm设置为彼此交叉。晶体管的第一端子(例如，漏极端子)与位线BL1、……、BLn相连，第二端子(例如，源极端子)与电容器相连，并且第三端子(例如，栅极端子)与字线WL1、……、WLm相连。在半导体单元阵列中设置有包括位线BL1、……、BLn和字线WLl、……、WLm的多个半导体单元。在实施例中，位线形成为如图I所示。位线的一侧可以与位线接面区域相连，并且位线可以包括形成在该位线的另一侧和线图案之间的气隙。位线可以形成为具有绝缘层设置在气隙中的结构。如上所述，根据示例性实施例的半导体单元阵列能够减小位线之间的耦合电容，从而改善器件的特性。图5是示出根据本发明的示例性实施例的半导体器件的框图。参考图5，半导体器件可以包括半导体单元阵列、行译码器、列译码器和读出放大器(SA)。行译码器选择与要执行读出或写入操作的半导体单元相对应的字线，并且将字线选择信号(RS)输出至半导体单元阵列。列译码器选择与要执行读出或写入操作的半导体单元相对应的位线，并且将位线选择信号(CS)输出至半导体单元阵列。此外，读出放大器读出存储在由行译码器和列译码器选出的半导体单元中的数据。在实施例中，位线形成为如图I所示。位线的一侧可以与位线接面区域相连，并且位线可以包括形成在该位线的另一侧和线图案之间的气隙。位线可以形成为具有绝缘层埋入在气隙中的结构。如上所述，根据示例性实施例的半导体器件能够减小位线之间的耦合电容，从而改善器件的特性。图6是示出根据本发明的示例性实施例的半导体组件的框图。参考图6，半导体组件包括多个半导体器件，其安装在组件基板上；指令链路，其允许半导体器件从外部控制器(未示出)接收控制信号(地址信号(ADDR)、指令信号(CMD)、时钟信号(CLK));以及数据链路，其与半导体器件相连并向半导体器件发送数据。这里，可以使用与常规半导体组件中所使用的指令链路和数据链路相同或相似的指令链路和数据链路。尽管图6示出了安装在半导体组件的正面上的8个半导体器件，然而也可以以相同的方式将半导体器件安装在组件基板的背面上。也就是说，可以将半导体器件安装在组件基板的一侧或两侧，并且半导体器件的数目不限于每一侧八个。另外，组件基板的材料和构造不限于图6所示的示例性实施例。形成在这种半导体组件中的位线形成为如图I所示。位线的一侧可以与位线接面区域相连，并且位线可以包括形成在该位线的另一侧和线图案之间的气隙。位线可以形成为具有绝缘层埋入在气隙中的结构。如上所述，根据本示例性实施例的半导体组件能够减小位线之间的耦合电容，从而改善器件的特性。图7是示出根据本发明示例性实施例的半导体系统的框图。
参考图7，半导体系统包括半导体组件，半导体组件包括一个或多个半导体器件。半导体系统包括存储控制器，存储控制器经由系统总线与半导体组件交换数据和指令/地址信号。在实施例中，形成在半导体系统的半导体器件中的位线形成为如图I所示。位线的一侧可以与位线接面区域相连，并且位线可以包括形成在该位线的另一侧和线图案之间的气隙。此时，位线可以形成为具有绝缘层埋入在气隙中的结构。如上所述，根据本示例性实施例的半导体系统能够减小位线之间的耦合电容，从而改善器件的特性。根据本发明的实施例的半导体器件可以应用于动态随机存取存储器(DRAM)，但不限于此。例如，上述半导体器件可以应用于静态随机存取存储器(SRAM)、闪速存储器、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)和相变随机存取存储器(PRAM)。本发明的实施例能够应用于各种电子装置，这些电子装置包括台式计算机、便携式计算机、用于服务器中的计算存储器、具有各种规格的图形存储器和移动设备存储器。此夕卜，上述半导体器件可以提供给例如记忆棒、多媒体卡(MMC)、安全数字卡(SD卡)、小型闪存(CF卡)、极速图像卡(xD卡)、通用串行总线(USB)闪存器件等移动记录介质的各种数字应用，以及例如MP3播放器(MP3P)、便携式多媒体播放器(PMP)、数码相机、摄像机、移动电话等各种数字应用。单一类型的半导体器件可以应用于例如多芯片封装(MCP)、芯片磁盘(DOC)或嵌入式器件等技术。单个半导体器件可以应用于例如相机电话、网络相机、用于医学的小型摄像装置等为各种领域提供的CMOS图像传感器(CIS)。本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所描述的实施例。本发明也不限于任何特定类型的半导体器件。根据本发明的公开内容所作的其他增加、删减或修改是显而易见的，并且应当落入由所附权利要求限定的范围内。本申请要求2011年4月25日提交的韩国专利申请No. 10-2011-0038557的优先权，该韩国专利申请的全部内容以引用方式并入本文中。
权利要求
1.一种半导体器件,包括 多个线图案，各个线图案包括形成在各个线图案的第一侧壁处的一侧触点OSC ； 位线，其埋入在所述半导体器件的下部中并位于相邻的线图案之间； 位线接面区域，其形成在各个线图案中，并且经由所述一侧触点与所述位线相连；以及 气隙，其形成在所述线图案的第二侧壁和相邻的位线之间。
2.根据权利要求I所述的半导体器件，其中， 所述线图案包括半导体基板的被蚀刻部分。
3.根据权利要求I所述的半导体器件，还包括 衬垫绝缘层，其设置在所述线图案的表面上。
4.根据权利要求I所述的半导体器件，其中， 所述位线包括从下述群组中选出的至少一者所述群组包括钛层、氮化钛层和掺杂多晶娃层。
5.根据权利要求I所述的半导体器件，还包括 绝缘层，其形成为围绕所述气隙。
6.根据权利要求I所述的半导体器件，还包括 覆盖层，其设置在所述位线和所述气隙上。
7.根据权利要求6所述的半导体器件，其中， 所述覆盖层包括氮化物层。
8.一种半导体单元，包括 晶体管，其包括栅极和存储节点接面区域； 位线，其设置为与所述栅极交叉； 位线触点，其将位线接面区域与所述位线相连；以及 气隙，其形成在线图案的侧壁和相邻的位线之间。
9.根据权利要求8所述的半导体单元，还包括 存储单元，其与所述存储节点接面区域相连。
10.根据权利要求9所述的半导体单元，其中， 所述存储单元包括电容器。
11.根据权利要求8所述的半导体单元，其中， 所述栅极是形成在柱图案的至少两侧的竖直栅极，所述柱图案横跨所述线图案。
12.根据权利要求8所述的半导体单元，其中， 所述位线包括从下述群组中选出的至少一者所述群组包括钛层、氮化钛层和掺杂多晶娃层。
13.根据权利要求8所述的半导体单元，其中， 所述气隙形成在所述位线的侧壁上。
14.根据权利要求8所述的半导体单元，还包括 绝缘层，其埋入在所述气隙中。
15.—种半导体芯片,包括 核心电路区域；以及 根据权利要求8所述的半导体单元。
16.根据权利要求15所述的半导体芯片，其中， 所述核心电路区域包括 行译码器，其选择所述半导体单元阵列的字线； 列译码器，其选择所述半导体单元阵列的位线；以及 读出放大器，其读出存储在由所述行译码器和所述列译码器选出的半导体单元中的数据。
17.一种半导体组件，包括 根据权利要求15所述的半导体芯片；以及 外部输入输出I/O线路，其与所述半导体芯片相连。
18.根据权利要求17所述的半导体组件，还包括 数据输入缓冲器； 指令地址输入缓冲器；以及 电阻器单元。
19.根据权利要求18所述的半导体组件，还包括 内部指令地址总线，其构造为向所述指令地址输入缓冲器发送指令/地址信号。
20.—种半导体系统,包括 根据权利要求17所述的半导体组件；以及 控制器，其构造为与所述半导体组件通信，以便向所述半导体组件发送数据和指令/地址信号或者从所述半导体组件接收数据和指令/地址信号。
21.一种制造半导体器件的方法，包括 通过蚀刻半导体基板来形成多个线图案； 将位线埋入在所述半导体器件的下部并位于相邻的线图案之间； 在各个线图案中所述位线的一侧形成位线接面区域；以及 在所述线图案的另一侧和相邻的位线之间形成气隙。
22.根据权利要求21所述的方法，还包括 在形成所述线图案之后，在所述线图案的表面上形成第一衬垫绝缘层。
23.根据权利要求21所述的方法，其中， 形成所述位线的步骤包括 在所述线图案之间的下部中形成第一位线导电层； 在所述第一位线导电层上形成第二位线导电层； 在各个线图案的表面上位于所述第二位线导电层的一侧形成牺牲导电层；以及 在形成有所述牺牲导电层的所述第二位线导电层上形成第三位线导电层。
24.根据权利要求23所述的方法，其中， 形成所述第二位线导电层的步骤包括 在所述第一位线导电层上形成多晶硅层； 在所述多晶硅层上露出的所述第一衬垫绝缘层上形成第二衬垫绝缘层；以及 蚀刻所述多晶硅层，以使所述第二衬垫绝缘层下方的所述第一衬垫绝缘层露出。
25.根据权利要求21所述的方法，其中， 所述位线包括从下述群组中选出的至少一者所述群组包括钛层、氮化钛层和掺杂多晶娃层。
26.根据权利要求21所述的方法，其中， 在各个线图案的表面上位于所述第二位线导电层的一侧形成牺牲导电层的步骤包括 在所述第二位线导电层上形成各个线图案的侧壁的氮化钛层； 将绝缘层埋入在形成有所述氮化钛层的所述线图案之间；以及将各个线图案的表面上位于所述第二位线导电层的另一侧处的所述氮化钛层的一部分去除。
27.根据权利要求26所述的方法，其中， 将各个线图案的表面上位于所述第二位线导电层的另一侧处的所述氮化钛层的一部分去除的步骤包括 形成掩模图案，所述掩模图案使各个线图案的表面上位于所述第二位线导电层的另一侧处的所述氮化钛层的所述一部分露出； 使用所述掩模图案作为掩模，通过倾斜离子注入工序将离子注入所述氮化钛层中；以及 将所述氮化钛层的离子注入部分去除，以使所述第一衬垫绝缘层露出。
28.根据权利要求27所述的方法，还包括 在将所述氮化钛层的所述离子注入部分去除之后，通过将露出的所述第一衬垫绝缘层去除来形成一侧触点，所述一侧触点使所述各个线图案露出。
29.根据权利要求23所述的方法，其中， 形成所述气隙的步骤还包括 在形成所述第三位线导电层之后，在所述第三位线导电层的表面上、所述牺牲导电层的表面上和所述第二衬垫绝缘层的表面上形成覆盖层；以及去除所述牺牲导电层。
30.根据权利要求29所述的方法，还包括 在去除所述牺牲导电层之后，将绝缘层埋入在所述气隙中。
31.根据权利要求29所述的方法，还包括 在去除所述牺牲导电层之后，蚀刻从所述气隙露出的所述位线。
全文摘要
本发明公开了一种半导体器件、半导体芯片、半导体组件、半导体单元、半导体系统以及制造半导体器件的方法。当形成埋入式位线或增大绝缘层的厚度时，通过在一侧触点的相反侧形成气隙，该半导体器件能够减小相邻的位线之间的耦合电容，从而改善半导体器件的特性。该半导体器件包括多个线图案，其包括一侧触点；位线，其埋入在半导体器件的下部中并位于相邻的线图案之间；位线接面区域，其形成在各个线图案中该位线的一侧；以及气隙，其形成在该位线的另一侧和各个线图案之间。
文档编号G11C7/18GK102760723SQ20121002164
公开日2012年10月31日 申请日期2012年1月31日 优先权日2011年4月25日
发明者朴辰哲 申请人:海力士半导体有限公司