专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件，尤其涉及一种具有存储器件的半导体器件，其中所述存储器件包括金属材料的多层结构。
背景技术：
作为半导体器件，例如用于存储的半导体集成电路，按照惯例已经使用存储元件的集成电路，其各自具有以所谓的列形成的结构，其中层叠两个或两个以上的各自包括导体的层，所述存储元件例如MRAM(磁随机存取存储器)、ReRAM(电阻随机存取存储器)和PRAM(相变随机存取存储器)。其中，例如，在日本未审查专利公开第2008-141210号(下文称为"专利文献I")和日本未审查专利公开第2008-218649号(下文称为"专利文献2")中公开了使用MRAM的半导体器件。对于存储元件，通过流经电耦合到存储元件的布线(称为位线)的电流，可读取电阻值的变化作为数据。顺便提及，在包括MRAM等的半导体器件中布置有存储器单元区，包括以集中方式布置在其中的多个存储元件，例如MRAM ;以及外围区，其在平面图中布置在所述存储器单元区的外围，其中没有布置如MRAM的存储元件。在外围区，没有形成存储元件。然而，可布置一区域，其中形成材料与存储元件相同或类似的层，作为虚设。其中在外围区形成虚设图案的半导体器件分别公开于，例如，日本未审查专利公开第2010-93277(下文称为"专利文献3")、日本未审查专利公开第2003-187570(下文称为"专利文献4)以及日本未审查专利公开第2004-228187(下文称为"专利文献5")。[专利文献I]日本未审查专利公开第2008-141210号[专利文献2]日本未审查专利公开第2008-218649号[专利文献3]日本未审查专利公开第2010-93277号[专利文献4]日本未审查专利公开第2003-187570号[专利文献5]日本未审查专利公开第2004-228187号
发明内容
形成于外围区的虚设具有较广范围的用途。例如，形成虚设，以便在通过化学机械抛光处理对与存储元件形成于相同层的层间绝缘膜进行抛光以达到距离其顶表面给定的深度时，改善完成的表面。被称为CMP(化学机械抛光)的化学机械抛光处理是抛光并去除层间绝缘膜直至暴露存储元件的最上表面的处理，其中层间绝缘膜与存储元件形成于相同的层，以使其覆盖存储元件的顶表面。此处，与未形成虚设图案的情况相比，当在外围区形成材料与存储元件相同的层叠合的虚设图案时，外围区与存储器单元区之间的层间绝缘膜的抛光程度的差异减小。即，贯穿包括存储器单元区和外围区的整个部分，抛光后的层间绝缘膜的厚度变得大体上一致。因此，贯穿整个部分，层间绝缘膜的最上表面变得更为平坦。如上述，当层间绝缘膜的最上表面变得更为平坦时，变得可以将存储元件与位线直接耦合，而无需插入耦合布线，例如，如专利文献I中所公开的接触件。这是因为层间绝缘膜的平坦度的改善可抑制位线和形成存储元件的导体之间的短路。因此，可省略形成耦合布线的步骤，致使半导体器件成本的减少。此外，可抑制由于耦合布线的移位而导致的故障的出现，其倾向于在特别小型化的半导体器件中出现。然而，例如，当在平面图中在外围区的给定位置随机布置虚设图案时，例如，可布 置一些虚设图案以使其各自与成对的相邻位线中的两者耦合(以在两者之上延伸的方式)。在这种情况下，虚设图案通常是由导体形成，因此虚设图案可使成对的位线短路。在专利文献3-5中，形成对应于虚设图案的配置。然而，任何专利文献均没有公开与对应于位线的布线的位置关系。因此，即使在使用所述专利文献的虚设图案时，对应于位线的布线也可能被短路。此外，在专利文献I中，原先没有对对应于外围区的区域的描述。在专利文献2中，存在对对应于外围区的区域的描述，但是没有对对应于在所述区域中形成的虚设图案的配置的描述。鉴于前述问题，完成本发明。本发明的一个目的是提供一种半导体器件，其抑制相邻位线之间的短路并且具有抛光平整的层间绝缘膜。根据本发明一个实施例的半导体器件，包括下列配置。所述半导体器件包括半导体衬底，其具有主表面；存储器单元区，包括布置在其中的多个磁阻元件，所述磁阻元件形成于所述半导体衬底的主表面之上且其电阻根据磁化方向变化；层间绝缘膜，布置在与所述磁阻元件相同的层处；以及，外围电路区，在平面图中布置在所述存储器单元区的外围。所述磁阻元件包括磁化方向固定的磁化固定层、磁化方向可变的磁化自由层以及插在所述磁化固定层与所述磁化自由层之间的隧穿绝缘层。所述半导体器件包括位于所述磁阻元件之上的多个第一布线，所述第一布线沿主表面的方向上延伸且耦合到所述磁阻元件的顶表面。在外围电路区中，布置有由材料与形成所述磁阻元件的磁化自由层相同的层、材料与隧穿绝缘层相同的层以及材料与磁化固定层相同的层叠合而成的多层结构，以使其在平面图中重叠于由与第一布线相同的层形成的第二布线。在外围电路区中布置所述多层结构以使其在平面图中不同时重叠于成对的相邻第二布线中的两者。根据本发明另一实施例的半导体器件，包括下列配置。所述半导体器件包括半导体衬底，其具有主表面；存储器单元区，包括布置在其中的多个电阻记录元件，所述电阻记录元件形成于所述半导体衬底的主表面之上且其电阻根据电压的施加而变化；层间绝缘膜，布置在与所述电阻记录元件相同的层处；以及外围电路区，在平面图中布置在所述存储器单元区的外围。所述电阻记录元件包括依次层叠的第一金属电极、绝缘膜以及第二金属电极。所述半导体器件包括位于所述电阻记录元件上方的多个第一布线，其在沿主表面的方向上延伸且耦合到所述电阻记录元件的顶表面。在外围电路区中，布置有由材料与形成所述电阻记录元件的所述第一金属电极相同的层、材料与所述绝缘膜相同的层以及材料与所述第二金属电极相同的层叠合而成的多层结构，以使其在平面图中重叠于由与第一布线相同的层形成的第二布线。在外围电路区布置所述多层结构以使其在平面图中不同时重叠于成对的相邻第二布线中的两者根据本发明又一实施例的半导体器件，包括下列配置。所述半导体器件包括半导体衬底，其具有主表面；存储器单元区，包括布置在其中的多个相变记录元件，所述相变记录元件形成于所述半导体衬底的主表面之上且其电阻根据相位变化而变化；层间绝缘膜，布置在与所述相变记录元件相同的层处；以及外围电路区，在平面图中布置在所述存储器单元区的外围。所述相变记录元件包括依次层叠的第一金属电极、相变层以及第二金属电极。所述半导体器件包括位于所述相变记录元件上方的多个第一布线，其在沿主表面的方向上延伸且耦合到所述相变记录元件的顶表面。在外围电路区中，布置有由材料与形成所述相变记录元件的所述第一金属电极相同的层、材料与所述相变层相同的层以及材料与所述第二金属电极相同的层叠合而成的多层结构，以使其在平面图中重叠于由与第一布线相同的层形成的第二布线。在外围电路区中布置所述多层结构以使其在平面图中不同时重叠于成对的相邻第二布线中的两者。本实施例减小了由于作为虚设图案的多层结构导致的成对的相邻第二布线之间短路的可能性。因此，可提供高可靠性的半导体器件，其中层间绝缘膜的最上表面被进一步平坦化，并且通过所述多层结构抑制第二布线之间的短路的出现。
图I为根据本发明第一实施例的半导体芯片的局部示意性平面图；图2为示意性结构透视图，示出本发明一实施例的模式，其中将多个MRAM磁阻元件布置在存储器单元区中并与位线和字线(digit line)稱合；图3为平面图，示出布置在图I的存储器单元区和外围电路区中的磁阻元件、位线、字线等在平面图中的布局；图4为横截面图，示出本发明第一实施例的MRAM中的存储器单元区和外围电路区；图5为沿图3的线V-V的部分处的示意性横截面图；图6为沿图3的线VI-VI的部分处的示意性横截面图；图7为示意性结构透视图，示出作为本发明第一实施例的修改实例的模式，其中将多个STT-MRAM磁阻元件布置在存储器单元区中并与位线耦合；图8为横截面图，示出制造本发明第一实施例的MRAM中的存储器单元区和外围电路区的方法的一个步骤；图9为横截面图，示出本发明第一实施例中的在图8所示步骤之后执行的步骤；图10为横截面图，示出本发明第一实施例中的在图9所示步骤之后执行的步骤；图11为横截面图，示出本发明第一实施例中的在图10所示步骤之后执行的步骤的第一实例；图12为横截面图，示出本发明第一实施例中的在图11所示步骤之后执行的步骤；图13为横截面图，示出本发明第一实施例中的在图12所示步骤之后执行的步骤；图14为横截面图，示出本发明第一实施例中的在图10所示步骤之后执行的步骤 的第二实例；图15为横截面图，示出本发明第一实施例中的在图14所示步骤之后执行的步骤；图16为横截面图，示出本发明第一实施例中的在图15所示步骤之后执行的步骤；图17为横截面图，示出本发明第一实施例中的在图16所示步骤之后执行的步骤；图18为横截面图，示出本发明第一实施例中的在图17所示步骤之后执行的步骤；图19为横截面图，示出本发明第一实施例中的在图13或18所示步骤之后执行的步骤；图20为横截面图，示出本发明第一实施例中的在图19所示步骤之后执行的步骤；图21为横截面图，示出本发明第一实施例中的在图20所示步骤之后执行的步骤；图22为横截面图，示出本发明第一实施例中的在图21所示步骤之后执行的步骤；图23为平面图，示出本发明第一实施例的第一比较实例中的布置在与图3相同的存储器单元区和外围电路区中的磁阻元件、位线、字线等在平面图中的布局；图24为横截面图，示出用于制造图23所示的存储器单元区和外围电路区的方法的对应于图19的步骤；图25为横截面图，示出本发明第一实施例的第一比较实例的在图24所示步骤之后执行的步骤；图26为横截面图，示出本发明第一实施例的第一比较实例的在图25所示步骤之后执行的步骤；图27为横截面图，示出本发明第一实施例的第一比较实例的在图26所示步骤之后执行的步骤； 图28为平面图，示出本发明第一实施例的第二比较实例中的布置在与图3相同的存储器单元区和外围电路区中的磁阻元件、位线、字线等在平面图中的布局；图29为横截面图，示出用于制造图28所示的存储器单元区和外围电路区的方法的对应于图20的步骤；图30为横截面图，示出本发明第一实施例的第二比较实例的在图29所示步骤之后执行的步骤；图31为沿图28的线XXXI-XXXI的部分处的示意性横截面图；图32为沿图28的线XXXII-XXXII的部分处的示意性横截面图33为平面图，示出本发明第二实施例中的布置在与图3相同的存储器单元区和外围电路区中的磁阻元件、位线、字线等在平面图中的布局；图34为沿图33的线XXXIV-XXXIV的部分处的示意性横截面图35为平面图，示出本发明第三实施例中的布置在与图3相同的存储器单元区和外围电路区中的磁阻元件、位线、字线等在平面图中的布局；
图36为横截面图，示出本发明第四实施例的处于与图4相同方向上的MRAM中的存储器单元区和外围电路区；图37为横截面图，示出用于制造图36所示的存储器单元区和外围电路区的方法的对应于图14的步骤；图38为横截面图，示出用于制造图36所示的存储器单元区和外围电路区的方法的对应于图18的步骤；图39为横截面图，不出本发明第五实施例的处于与图4相同方向上的ReRAM中的存储器单元区和外围电路区；以及图40为横截面图，示出本发明第六实施例的处于与图4相同方向上的PRAM中的存储器单元区和外围电路区。
具体实施例方式下文将参照附图来描述本发明的实施例。第一实施例首先，作为本实施例，将参照图I描述处于芯片状态的半导体器件。参照图1，形成于本实施例的半导体芯片CHP中的MRAM具有存储器单元区和外围电路区。除这些之外,所述MRAM还具有未示出的CPU(中央处理单元)和电源线等。此处，半导体芯片CHP为形成于下文将描述的半导体衬底主表面之上的集成电路的一个单元。存储器单元区旨在于表示其中多个单元(存储器单元)按照阵列布置在半导体芯片CHP的主表面之上的区域，其中所述多个单元包括具有存储器功能的元件，例如MRAM。外围电路区旨在于表示半导体芯片CHP的主表面之上的除存储器单元区以外的区域；布置有与下文将描述的位线耦合的电路(BL驱动器)的区域(BL驱动器区)，其中位线将与存储器单元区中的MRAM电耦合；以及其中布置有读出放大器的区域(读出放大器区)。此外，在本文中，例如，其中布置有电路(DL驱动器)的区域(DL驱动器区)也旨在于被称为外围电路区，其中所述电路(DL驱动器)与位线形成于相同层并且与未同位线耦合的其它布线耦合。与DL驱动器耦合的布线从位线底侧的层向上路由至与位线相同的层。因此，在本文中，只要是位于包括例如电源电路、时钟电路和复位电路的外围区与内含的存储器单元区之间的边界部分之外的区域(从存储器单元区看)就被定义为外围电路区。所述外围区(包括电源电路、时钟电路和复位电路等的区域)与MRAM和CPU—起形成半导体器件的系统。图I仅示出存储器单元区和其中布置有BL驱动器、DL驱动器和读出放大器等的外围电路区的相应一个部位。然而，实际上，在半导体芯片CHP之上布置多个这样的部位。顺便提及，CPU是一个电路，其亦称为中央处理部件，对来自存储器件的命令进行读取和解码，并基于该命令执行各种操作和控制。因此，CPU要求高速处理。
MRAM为能够使用磁性随机读取和写入存储信息的元件。MRAM为存储器元件，其不仅充当即使在切断电源时也可保持存储状态的非易失性存储器，而且具有高速随机存取功倉泛。接着，将参照图2来描述本实施例中的MRAM。参照图2，在本实施例的MRAM中，将多个(图2中5行)位线BL(Y1至Y5)和多个(图2中6行)字线DL(X1至X6)与磁阻元件MRD电耦合。在平面图中，位线BL和字线DL在通常彼此正交的方向上延伸。接着，将参照图3至图6来描述图I的存储器单元区和外围电路区的更为详细的配置。图3以平面图示出MRAM的一个存储器单元区、BL驱动器区、DL驱动器区和读出放大器区的视图。图4为沿图3的线IV-IV的部分中的MRAM的存储器单元区和除存储器单元区以外的诸如读出放大器区的外围电路区的示意性横截面图。 首先，参照图4，形成于图3的存储器单元区中的MRAM的存储器单元具有存取晶体管ATR和磁阻元件MRD。存取晶体管ATR具有一对源极/漏极区SD，其为含有例如硼、磷或砷的杂质扩散层；栅极绝缘层GI，包括氧化硅膜；以及栅极电极层GE，包括导体，例如多晶硅或金属膜。该对源极/漏极区SD在半导体衬底SUB的主表面之上彼此隔开。栅极电极层GE经由栅极绝缘层GI形成于插在该对源极/漏极区SD之间的半导体衬底SUB的表面之上。顺便提及，可对该对源极/漏极区SD和栅极电极层GE的表面进行硅化。磁阻元件MRD经由多个层间绝缘层IIl (层间绝缘层包括，例如，四层氧化硅膜)位于其上形成存取晶体管ATR的半导体衬底SUB的主表面之上。形成磁阻元件MRD使得其底侧与下电极LEL的表面接触。下电极LEL通过局部过孔LV、读出线M3等与存取晶体管ATR的该对源极/漏极区SD中的一个电耦合。顺便提及，局部过孔LV与绝缘膜Il (包括，例如，氮化硅膜，或氮化硅膜与氧化硅膜以此顺序层叠的叠合膜)形成于相同层。布置字线DL以使其与绝缘膜Il的底表面接触。除下电极LEL以外，磁阻元件MRD还具有钉扎层(pinned layer)MPL(磁化固定层)、隧穿绝缘层MTL、自由层MFL(磁化自由层)和上电极UEL。此外，磁阻元件MRD具有，例如，钉扎层MPL、隧穿绝缘层MTL、自由层MF和上电极UEL以此顺序自底部层叠的多层结构。形成钉扎层MPL以使其与下电极LEL的顶表面接触。此外，上电极UEL形成磁阻元件MRD的顶表面，从而使布置于其上的上电极UEL和位线BL(第一布线)直接耦合。因此，上电极UEL和位线BL彼此电耦合，而无需插在其间的耦合布线。钉扎层MPL和自由层MFL分别为具有磁性的磁性层。通过根据流经磁阻元件MRD的电流方向改变自由层MFL的磁化方向，实现磁阻元件MRD的数据存储。在单个磁阻元件MRD中，经由如上述的插在其间的隧穿绝缘层MTL来层叠所述两个磁性层(钉扎层MPL和自由层MFL)。通过使所述两个磁性层的磁化方向变得彼此相同或相反，改变磁阻元件MRD的电阻值。 具体地说，根据由流经位线BL和字线DL的电流产生的磁场，对磁阻元件MRD的自由层MFL的磁化方向进行改写。然而，钉扎层MPL的磁化方向是固定的，而不管电流方向如何。因此，根据自由层MFL的磁化方向的变化，所述两个磁性层的磁化方向变得彼此相同或相反。因此，通过检测根据磁阻元件MRD的磁化方向变化的电阻，读取磁阻元件MRD的磁化方向。
在与形成单个磁阻元件MRD的层相同的层处，布置层间绝缘层112(层间绝缘膜)。层间绝缘层Π2包括例如氧化硅膜，如同层间绝缘层III。接着，在位线BL之上，进一步层叠绝缘膜13 (包括例如氮化硅膜)、层间绝缘层114(包括例如氧化硅膜)和电极焊盘等。然而，在图3的平面图中未示出进一步位于位线BL之上的布线。另一方面，在图3的BL驱动器区中，形成有半导体元件，例如用于控制存储器单元(磁阻元件)的操作等的晶体管TP;以及用于将半导体元件彼此电耦合的过孔和外围布线PL。此外，在存储器单元区中彼此隔开地延伸(以使其不会彼此电耦合)的多个位线BL延伸到处于相同层的读出放大器区和BL驱动器区。因此，从存储器单元区内的位线BL延伸而成的部分被称为外围电路区(读出放大器区和BL驱动器区)内的位线BL2(第二布线)。独立于由从存储器单元区内的位线BL向外围电路区延伸而成的读出放大器区和BL驱动器区内的位线BL2，多个位线BL2也在DL驱动器区内彼此隔开地延伸(以使其不会彼此电稱合)参照图3和图4，在存储器单元区内的位线BL延伸到的外围电路区(图3左侧的读出放大器区)中，将虚设多层结构DMM(多层结构)布置在与存储器单元区内布置有层间绝缘层112和磁阻元件MRD的层相同的(与层间绝缘层112等效)层处。将各个虚设多层结构DMM布置在其对应的位线BL2之下，以使其在平面图中重叠于位线BL2(以使其处于与位线BL2相同的平面形状)。即，虚设多层结构DMM具有沿位线BL2延伸的形状。尤其，在本实施例中，布置虚设多层结构DMM以使其在平面图中重叠于位线BL2的整个表面(从而使虚设多层结构DMM在平面图中具有与位线BL2大致相同的形状和尺寸)。在平面图中重叠于图3右侧的BL驱动器区内的位线BL2的虚设多层结构DMM也具有与读出放大器区内的位线BL2相同的配置。优选地，虚设多层结构DMM具有这样的多层结构，其中层叠与形成磁阻元件MRD的各层具有相同材料的层。即，优选地，依次层叠下电极等效层LEL、固定等效层MPL、隧穿等效层MFL、自由等效层MFL和上电极等效层UEL,以便分别具有与磁阻元件MRD的各个对应膜相同的厚度。如至此所描述的，布置虚设多层结构DMM以使其在平面图中重叠于位线BL2。因此，布置虚设多层结构DMM以使其在平面图中不重叠于彼此相邻的一对位线BL2中的两者。即，布置各个虚设多层结构DMM以使其在平面图中不同时耦合到彼此相邻的一对位线BL2中的两者(以使其不同时在该对位线BL2中的两者之上延伸)。在其中与存储器单元区内的位线BL无关地布置DL驱动器的外围电路区(位于图3的存储器单元区的顶侧和底侧的外围电路区)中，将位线BL2(第二布线)布置在与位线BL相同的层。DL驱动器区内的位线BL2与存储器单元区内的位线BL是间断的。然而，优选地，位线BL2是由与位线BL相同的材料制成，并且具有与位线BL相同的厚度。同样，在DL驱动器区中，如同读出放大器区和BL驱动器区一样，将各个虚设多层结构DMM布置在各个位线BL2之下，以使其在平面图中重叠于位线BL2 (以使其处于与位线BL2相同的平面形状)。因此，也布置所述多层结构DMM以使其在平面图中不同时耦合到彼此相邻的一对位线BL2中的两者(以使其不同时在该对位线BL2中的两者之上延伸)。DL驱动器区内的虚设多层结构DMM具有与BL驱动器区或读出放大器区内的虚设多层结构DMM相同的多层结构。
参照图3和图4，在 外围电路区(在整个读出放大器区、BL驱动器区和DL驱动器区)中，在层间绝缘层112中形成虚设过孔DV。形成层间耦合布线M4(耦合布线)，以使其穿过虚设过孔DV。然而，未示出DL驱动器区内的虚设过孔。布置层间耦合布线M4以使其将外围布线PL与位线BL2耦合。S卩，虚设多层结构DMM具有沿位线BL2延伸的形状。然而，以不重叠于在平面图中重叠于层间耦合布线M4的区域的方式，形成虚设过孔DV。这种配置实现了其间插入有层间耦合布线M4的位线BL2和下面的布线之间的电耦合，并且可抑制层间耦合布线M4与形成虚设多层结构DMM的导电薄膜之间的短路。图5示出外围电路区(例如，读出放大器区)的其中未布置虚设过孔DV和层间耦合布线M4的区域的示意性横截面。图6示出外围电路区(例如，读出放大器区)的其中布置有虚设过孔DV和层间耦合布线M4的区域的示意性横截面。此外，图5和图6仅示出图4中的其中布置有读出线M3和外围布线PL的层以及上面的层。参照图5和图6，在外围电路区内的与位线BL2相同的层处，在平面图中围绕位线BL2，布置有绝缘膜12，包括例如氮化硅膜；以及层间绝缘层113，包括例如氧化硅膜。顺便提及，在图4至图6中的每一个中，在诸如字线DL、布线M3和位线BL (BL2)之类的布线处，优选地形成覆层以使得覆盖其各个侧壁和各个顶表面(或其各个底表面)。然而，在局部过孔LV、外围布线PL和布线M3之下的相应耦合布线处，优选地形成阻挡金属以覆盖其各个侧壁和各个顶表面(或其各个底表面)。然而，此处未示出各自膜。此处，阻挡金属为用于抑制形成各自布线的金属材料扩散到外部的膜。优选地，使用非磁性钽薄膜或通过向其添加氮而获得的TaN(氮化钽)。覆层为具有屏蔽磁场功能的膜，并且优选地具有这样的配置，例如，其中将具有高导磁率和极低剩余磁化强度的软磁性材料的薄膜插在阻挡金属之间。具体地说，作为软磁性材料的薄膜，优选地使用合金或非晶态合金，例如NiFe (铁镍合金)、NiFeMo, CoNbZr (钴铌锆合金)、CoFeNb, CoFeSiB, CoNbRu, CoNbZrMoCr 和 CoZrCrMo。此外，在图4至图6的每一个中，尤其优选地以如氮化硅膜之类的在相对低温下形成的保护层覆盖具有磁性的相应膜的各个侧壁，例如磁阻元件MRD的隧穿绝缘层MTL、自由层MFL以及钉扎层MPL。然而，此处也未示出保护层。接着，将描述各个部分的材料和膜厚度。钉扎层MPL优选地为包括铁磁性层的薄膜。具体地说，钉扎层MPL优选地为金属单质或合金的膜，其中所述合金包括选自由下列物质组成的组中的一种或多种Pt (钼)、Mn (锰)、Ni (镍)、Co (钴)、Fe (铁)、B (硼)和Ru(钌)。此外，在图4至图6中将钉扎层MPL示为单层。然而，通常，对于钉扎层MPL，可使用两层结构，其中将铁磁性层层叠在反铁磁性层之上；四层结构，其中将铁磁性层、非磁性层和铁磁性层以此顺序层叠在反铁磁性层之上；五层结构等。然而，层叠的层的数量和层叠的膜的顺序并非局限于此。钉扎层MPL的总厚度优选地为50nm或50nm以上且IOOnm或IOOnm以下。隧穿绝缘层MTL优选地为包括下列任意一种的绝缘膜A10X(氧化铝)、MgO(氧化镁)和HfO (氧化铪)。厚度优选地为O. 5nm或O. 5nm以上且2. Onm或2. Onm以下，且尤其更优选地为O. 6nm或O. 6nm以上且I. 5nm或I. 5nm以下。自由层MFL为包括铁磁性层的薄膜。此外，优选地使用相对于氧化硅膜具有较高蚀刻选择性的材料。具体地说，自由层MFL优选地为金属单质或合金的膜，其中所述合金包括选自由下列物质组成的组中的一种或多种Ni (镍)、Co (钴)、Fe (铁)、B (硼)和Ru (钌)。替代地，可层叠包括所述不同材料的合金的多个薄膜。其总厚度优选地为2. Onm或2. Onm以上且IOnm或IOnm以下,且更优选地为3. Onm或3. Onm以上且9. Onm或9. Onm以下。
下电极LEL优选地包括例如Ta (钽)、TaN (氮化钽)、Ru或TiN (氮化钛)的金属膜。此外，下电极LEL可为单层，或者可包括含有不同材料的多个薄膜。下电极LEL的厚度优选地为IOnm或IOnm以上且70nm或70nm以下，且尤其优选地为20nm或20nm以上且50nm或50nm以下(作为一实例，为35nm)。上电极UEL优选地包括相对于氧化娃膜具有较高蚀刻选择性的金属材料,例如Ta、TaN、Ru或TiN。上电极UEL也可为单层，但是可包括含有不同材料的多个薄膜。上电极UEL的厚度优选地为例如60nm或60nm以上且70nm或70nm以下。此外，在上电极UEL包括例如彼此层叠的2层的情况下，上电极UEL的下部的厚度优选地为例如30nm或30nm以上且70nm或70nm以下。尤其，厚度优选地为35nm或35nm以上且65nm或65nm以下(作为一实例，为60nm)。然而，上电极UEL的上部的厚度优选地为例如5nm或5nm以上且IOOnm或IOOnm以下。作为一实例,可考虑这样的上电极UEL,其中将包括Ta且厚度为60nm的薄膜层叠在包括Ru且厚度为7. 5nm的薄膜之上。此外，各种布线，S卩，布线M3和M4、位线BL(BL2)和字线DL，各自优选地包括由例如铜制成的薄膜。局部过孔LV优选地由例如钨膜形成。在上文的描述中，描述了通用MRAM。然而，本实施例还可应用于所谓的STT(自旋转移矩)-MRAM，其不具有字线，且磁化方向根据位线BL与存取晶体管ATR之间的电流方向而变化。此处，将参照图7描述STT-MRAM。参照图7，在STT-MRAM中，将多个(在图10中，5行)位线BL(Y1至Y5)与磁阻元件MRD电耦合。然而，不布置通用MRAM中所布置的字线。在这方面，STT-MRAM不同于通用MRAM。此外，在STT-MRAM中，通常不形成覆层。同样，在STT-MRAM中，如同通用MRAM —样，在各个磁阻元件MRD中，如上述，将两个磁性层(钉扎层MPL和自由层MFL)在其间插入有隧穿绝缘层MTL的情况下层叠。通过使两个磁性层的磁化方向彼此相同或相反，改变磁阻元件MRD的电阻值。具体地说，根据流经从位线BL穿过磁阻元件MRD到达存取晶体管ATR的电流通路的电流方向，对磁阻元件MRD的自由层MFL的磁化方向进行改写。然而，钉扎层MPL的磁化方向是固定的，而不管电流的方向如何。因此，根据自由层MFL的磁化方向的变化，所述两个磁性层的磁化方向变得彼此相同或相反。因此，通过检测根据磁阻元件MRD的磁化方向变化的电阻，读取磁阻元件MRD的磁化方向。接着，将参照图8至图22描述一种制造图3至图6所示的作为本实施例的半导体器件的MRAM的方法。顺便提及，图8至图22示出存储器单元区以及作为一实例的读出放大器的外围电路区。此外，图8至图22中的每一个示出与图4所示横截面相同的横截面。参照图8，在半导体衬底SUB的主表面之上形成各自的指定晶体管ATR和TP、布线等。接着，参照图9，在布线M3和PL之上形成包括例如氮化硅膜的绝缘膜II。接着，通过通用光机械处理技术和蚀刻，形成局部过孔作为穿过布线M3之上的绝缘膜Il并暴露读出线M3的孔。通过例如灰化去除用于光机械处理技术的抗蚀剂图案(未示出)。接着，在氮化硅膜Ii之上形成阻挡金属(未示出)，以使其覆盖局部过孔的底表面和侧壁。在其上形成鹤月旲。对钨膜和阻挡金属进行化学机械抛光处理。结果，对钨膜和阻挡金属进行抛光和去除直至暴露氮化硅膜Il的顶表面。接着，在局部过孔中留下阻挡金属和钨膜，从而形成包括阻挡金属和钨膜的局部过孔LV。此外，通过化学机械抛光处理对氮化硅膜Il的顶表面进行平坦化。参照图10，在氮 化硅膜Il之上形成将作为下电极的指定膜LEL。下文中，图11至图13中的每一个示出形成图10的指定膜LEL时或之后的第一处理方法。图14至图18中的每一个示出形成图10的指定膜LEL时或之后的第二处理方法。参照图11，在将作为下电极的指定膜LEL之上，形成将作为钉扎层MPL的指定膜。作为该指定膜，形成含有例如Pt、Mn、Ni、Ru、Co、Fe和B中的一种或多种的叠合膜。接着，在将作为钉扎层MPL的指定膜之上，形成将作为隧穿绝缘层MTL的指定膜。接着，在将作为隧穿绝缘层MTL的指定膜之上，形成将作为自由层MFL的指定膜。作为该指定膜，形成含有例如Ni、Fe、Co和B中的至少两种金属的合金膜。接着，在将作为自由层MFL的指定膜之上，形成将作为上电极UEL的指定膜。作为充当上电极UEL的指定膜，可考虑这样的叠合配置，例如，将包括Ta且厚度为60nm的薄膜层叠在包括Ru且厚度为7. 5nm的薄膜之上。参照图12，利用用于以通用光机械处理技术和蚀刻对磁阻元件进行图案化的抗蚀剂图案(未示出)在将作为上电极UEL的指定膜之上作为掩膜，将作为上电极UEL的指定膜蚀刻成指定形状。接着，通过例如灰化去除抗蚀剂图案。接着，利用上电极UEL作为掩膜，在指定条件下蚀刻将作为自由层MFL的指定膜、将作为隧穿绝缘层MTL的指定膜和将作为钉扎层MPL的指定膜。通过蚀刻，对各自的膜进行图案化。结果，在存储器单元区中，形成有钉扎层MPL、隧穿绝缘层MTL、自由层MFL和上电极UEL。而在外围电路区中，形成有固定等效层MPL、隧穿等效层MTL、自由等效层MFL和上电极等效层UEL。顺便提及，在形成磁阻元件MRD之后的各个制造工艺中，为了特别保护磁阻元件MRD的隧穿绝缘层MTL，在300°C或300°C以下的温度下执行各种处理。顺便提及，此处，优选地对存储器单元区内的上电极UEL等进行图案化，以使其形成于在平面图中通常重叠于字线DL的区域中。然而，优选地，外围电路区内的上电极等效层UEL等形成于如下这样的区域内，其在平面图中通常重叠于形成有位线BL的区域，并且形成外围电路区内的上电极等效层UEL等以使其不同时重叠于相邻位线BL中的两者(以使其不同时在两者之上延伸)。接着，为了特别保护磁阻元件MRD的钉扎层MPL、隧穿绝缘层MTL和自由层MFL，形成覆盖各自膜的各个侧壁的保护层(未示出)。保护层包括例如氮化硅膜。使用例如SiH4 (娃烧)气体、H2 (氢)气体和He (氦)气体的混合气氛，以CVD (化学气相沉积)法执行加热至300°C或300°C以下(例如，275°C )，由此形成保护层。参照图13，如上述，通过以通用抗蚀剂图案执行的相同光机械处理技术和蚀刻，在存储器单元区中形成保护层和下电极LEL。此外，通过该处理，在外围电路区中形成下电极等效层LEL。通过至此的过程，在存储器单元区中，由下电极LEL、钉扎层MPL、隧穿绝缘层MTL、自由层MFL和上电极UEL的相应膜形成磁阻元件MRD。而在外围电路区中，由下电极等效层LEL、针扎等效层MPL、隧穿等效层MTL、自由等效层MFL和上电极等效层UEL的相应膜形成虚设多层结构DMM。在外围电路区内的插在相邻虚设多层结构DMM之间的区域之中，其中在后期步骤中形成有层间耦合布线M4的区域形成为虚设过孔DV。
替代地，在执行图10所示步骤之后，可执行下列步骤以代替图11所示步骤。参照图14，以通过通用光机械处理技术和蚀刻对磁阻元件进行图案化的抗蚀剂图案(未示出)在将作为下电极LEL的指定膜之上作为掩膜，将作为下电极LEL的指定膜蚀刻成指定形状。通过此处理，对该膜进行图案化。在存储器单元区中，形成下电极LEL。在外围电路区中，形成下电极等效层LEL。参照图15，形成氧化硅膜112以使其覆盖下电极(下电极等效层)LEL。参照图16，对氧化硅膜112进行化学机械抛光处理。结果，对氧化硅膜112进行抛光和去除，直至暴露下电极(下电极等效层)LEL的顶表面。通过此处理，对插在其间的下电极(下电极等效层)LEL和氧化硅膜112的顶表面进行平坦化。参照图17，在下电极LEL(下电极等效层)和氧化硅膜112之上，如同图11所示步骤一样，依次层叠作为钉扎层MPL的指定膜、作为隧穿绝缘层MTL的指定膜、作为自由层MFL的指定膜和作为上电极UEL的指定膜。参照图18，如同图12所示步骤一样，首先，将作为上电极UEL的指定膜蚀刻成指定形状。接着，如同图12所示步骤一样，以上电极(上电极等效层)UEL作为掩膜，在指定条件下蚀刻作为自由层MFL的指定膜、作为隧穿绝缘层MTL的指定膜和作为钉扎层MPL的指定膜。通过蚀刻，在存储器单元区中，形成有钉扎层MPL、隧穿绝缘层MTL、自由层MFL和上电极UEL。而在外围电路区中，形成有钉扎等效层MPL、隧穿等效层MTL、自由等效层MFL和上电极等效层UEL。因此，如同图13—样，形成有磁阻元件MRD和虚设多层结构DMM，以及虚设过孔DV。此外，如同图12所示步骤一样，形成覆盖磁阻元件MRD的侧壁的保护层。顺便提及，从此点向前的各自的步骤(图19至图22)对于第一处理方法或第二处理方法二者是共同的。在图19至图22中，未示出布线M3、PL和DL(半导体衬底SUB侧)之下的部分。参照图19，形成将作为层间绝缘层的氧化硅膜112以使其覆盖图13或图18所示的磁阻元件MRD (虚设多层结构DMM)。氧化硅膜112是由与插在图18所示的下电极LEL之间的氧化硅膜112相同的材料制成。即，当使用第二处理方法时，插在下电极LEL之间的氧化硅膜112和图19中形成的氧化硅膜112是一体的。参照图20，对氧化硅膜112进行化学机械抛光处理。结果，对氧化硅膜112进行抛光和去除，直至暴露上电极(上电极等效层)UEL的顶表面。通过此处理，存储器单元区和外围电路区内的氧化硅膜Π2的顶表面被平坦化，从而使其厚度(在叠合方向上)在任一区域内变得大致恒定。此处涉及的术语“氧化硅膜112的大致恒定的厚度”表示大致等于磁阻元件MRD和虚设多层结构DMM的厚度，即，下电极LEL、钉扎层MPL、隧穿绝缘层MTL、自由层MFL和上电极UEL的厚度之和。此处，尤其更优选的是，对存储器单元区内的氧化硅膜112进行抛光和去除的程度使得磁阻元件MRD的上电极UEL等不被研磨。接着，在外围电路区中，在插在虚设多层结构DMM之间的虚设过孔DV中，通过通用光机械处理技术和蚀刻，形成虚设过孔VA作为穿过绝缘膜Il和层间绝缘层112并暴露外围布线PL的至少一部分的孔。通过例如灰化去除用于光机械处理技术的抗蚀剂图案(未示出)。接着，在氧化硅膜112和虚设多层结构DMM之上形成阻挡金属(未示出)，以使其覆盖虚设过孔VA的底表面和侧壁。在其上形成钨膜。对钨膜和阻挡金属进行化学机械抛光处理。结果，钨膜和阻挡金属被抛光和去除，直至暴露氮化硅膜Il的顶表面。接着，在虚设过孔VA内留下阻挡金属和钨膜，从而形成包括阻挡金属和钨膜的布线M4。此外，通过化学机械抛光处理对布线M4、层间绝缘层112、上电极UEL等的顶表面进行平坦化。参照图21，在磁阻元件MRD、虚设多层结构DMM和层间绝缘层 112之上，依次层叠氮化硅膜12和氧化硅膜113。这些膜是以与除此之外的氮化硅膜Il和氧化硅膜IIl和112相同的方式形成的。氮化硅膜12和氧化硅膜113为布置在与图5和图6所示位线BL2相同的层的膜。因此，尽管图21未示出，但在其中如图5和图6所示布置位线BL2的区域中去除氮化硅膜12和氧化硅膜113。具体地说，通过通用光机械处理技术和蚀刻，形成穿过氮化硅膜12和氧化硅膜113并暴露上电极(上电极等效层)UEL和层间耦合布线M4的至少一部分的过孔。通过例如灰化去除用于光机械处理技术的抗蚀剂图案(未示出)。参照图22，在最上表面处形成覆层(未示出)，以使其覆盖过孔的底部和侧壁。在其上形成铜膜。对铜膜和覆层进行化学机械抛光处理，从而形成位线BL(BL2)，该位线包括铜且包括覆层。接着，形成氮化硅膜13和氧化硅膜114，尤其在外围电路区中形成将与外负载电耦合的电极焊盘。这样形成图3的平面图和图4的横截面图所示的半导体器件。接着，参照示出了本实施例的比较实例的图23至图32，将描述本实施例的有益效果。首先，参照图23至图27的第一比较实例，将描述比较实例的第一问题和本实施例的有益效果。参照图23，同样在本实施例的第一比较实例的半导体器件中，在存储器单元区和外围电路区两者中，磁阻元件MRD和诸如位线BL (BL2)与字线DL之类的各种布线具有与图3所示的本实施例大致相同的配置。然而，在第一比较实例中，在外围电路区中，未布置虚设多层结构DMM。在这方面，第一比较实例不同于本实施例。接着，将参照图24至图27描述用于制造图23所示的MRAM的方法。顺便提及，在图24至图27中，如同图19至图22 —样，在存储器单元区和读出放大器区中，示出与图4所示横截面相同的横截面(仅布线M3和上面的层)。参照图24，在存储器单元区中形成磁阻元件MRD，并且在外围电路区中不形成虚设多层结构。在此配置中，如同图19所示的步骤一样，形成将作为层间绝缘层的氧化硅膜Π2，以使其覆盖磁阻元件MRD。参照图25，如同图20的所示步骤一样，对氧化硅膜112进行化学机械抛光处理。结果，对氧化硅膜Π2进行抛光和去除，直至暴露上电极(上电极等效层)UEL的顶表面。然而，当在外围电路区中未形成由材料与厚度与形成磁阻元件MRD的各自薄膜相同的各自薄膜叠合而成的虚设多层结构时，在抛光处理(CMP)的过程中出现所谓的碟形凹陷(dishing)。即，在布置在存储器单元区中的多个磁阻元件MRD之中，例如，布置在接近外围电路区的区域内的磁阻元件MRD的多层结构的一部分(上电极UEL、自由层MFL等)与氧化硅膜112—同被研磨。这是由于下列原因。在CMP的情况下，与形成自由层MFL等的磁性层和形成磁阻元件MRD的上电极UEL等的导体的薄膜相比，氧化硅膜112更易于研磨。存储器单元区和外围电路区之间将研磨的材料不同。因此，在存储器单元区和外围电路区之间难以保持通过CMP的研磨比的平衡。结果，出现图25所示的现象。图26和图27所示的各自的步骤分别对应于本实施例的图21和图22所示的各自的步骤。图27对应于沿图23的比较实例的半导体器件成品的线XXVII-XXVII的示意性横截面图。顺便提及，以与图20所示的形成虚设过孔VA等的步骤相同的方式，在平面图中重叠于外围布线PL的位置处形成外围电路 区内的层间耦合布线M4。如图25所示，氧化硅膜112的最上表面是倾斜的，且对于不同的区域，其厚度不同。在这种情况下，在其上形成的位线BL也随着氧化硅膜112的最上表面倾斜。接着，如图27所示，位线BL和钉扎层MPL可被短路。短路使得对包括MRAM的存储器单元的数据改写和读取变得不可能。为了抑制前述故障状况的出现，如在本实施例中那样，在外围电路区中形成材料、且优选地厚度与磁阻元件MRD所示的多层结构相同的多层结构DMM。通过此配置，存储器单元区和外围电路区之间的将通过CMP抛光的氧化硅膜112的量的比率变得大致恒定。因此，可使存储器单元区和外围电路区内的抛光后的氧化硅膜Π2的厚度大致恒定。换句话说，可以使抛光后的氧化硅膜Π2的顶表面更为平坦(以使其不倾斜)。因此，如在本实施例中那样，在其中将存储器单元区内的位线BL和磁阻元件MRD(的上电极UEL)耦合以使彼此直接接触的配置中，可抑制位线BL与钉扎层MPL之间的短路。然而，当在外围电路区的给定位置处随机形成虚设多层结构时，可出现下列故障状况。接着，参照图28至图32的第二比较实例，将对比较实例的第二问题和本实施例的有益效果进行描述。参照图28，同样在本实施例的第二比较实例中，在存储器单元区和外围电路区两者中，磁阻元件MRD和诸如位线BL (BL2)和字线DL之类的各种布线具有与图3所示的本实施例大致相同的配置。然而，在第二比较实例中，未以在平面图中沿重叠于位线BL2的区域的方式布置形成于外围电路区中的各个比较性虚设DM。假设比较性虚设DM为配置和厚度与虚设多层结构DMM相同的多层结构。例如，如图28的沿线XXX-XXX的部分所示，形成一个比较性虚设DM以使其在平面图中重叠于层间耦合布线M4。此外，例如，如图28的沿线XXXI-XXXI的部分所示，布置另一个比较性虚设DM以使其重叠于成对的相邻位线BL2中的两者(同时在这两者之上延伸)并且与两者电耦合。在这方面，第二比较实例不同于本实施例。接着，将参照图29和图30描述用于制造图28所示的MRAM的方法。顺便提及，在图29和图30中，如同图19至图22—样，各自示出与读出放大器的外围电路区和存储器单元区的图4所示横截面相同的横截面(仅布线M3和上面的层)。参照图29，在存储器单元区中形成磁阻元件MRD，并且在外围电路区中不形成虚设多层结构。在此配置中，如同图19所示步骤一样，形成作为层间绝缘层的氧化硅膜112以使其覆盖磁阻元件MRD。接着，如同图20所示步骤一样，对氧化硅膜112进行化学机械抛光处理。结果，对氧化硅膜112进行抛光和去除，直至暴露上电极(上电极等效层)UEL的顶表面。接着，在外围电路区中，形成虚设过孔VA。以金属材料填充其内部，从而形成与图20相同的层间耦合布线M4。随后，执行与图21和图22相同的处理。这使得形成图30所示的沿图28的线XXX-XXX的横截面。然而，此处，在平面图中的随机位置处形成比较性虚设DM。因此，当形成虚设过孔VA时，比较性虚设DM抑制了蚀刻。因此，可抑制虚设过孔VA形成预期的开口形状。替代地，即使在以各自预期的开口形状形成虚设过孔VA和布线M4时，布线M4也可能与相邻的比较性虚设DM的导体层短路。图31示出比较性虚设DM和位线BL2之间的关系。参照图31，形成于随机位置的比较性虚设DM与成对的相邻位线BL2中的两者接触,从而使比较性虚设DM可分别与该对位线BL2中的两者电耦合。因此，如图31中的箭头所指示，电流在该对相邻的位线BL2之间流动，其可导致位线BL2之间的短路。图32示出磁阻元件MRD和位线BL之间的关系。参照图32，相邻的位线BL被彼此隔开。因此，磁阻元件MRD的导体层不会导致短路。为了抑制至此所描述的故障状况的出现，优选地，如同本实施例一样，形成虚设多 层结构DMM以使其在平面图中大致重叠于位线BL2的形状，从而沿位线BL2的延伸方向延伸。优选地，通过假设这种平面形状，形成虚设多层结构DMM以使其不与成对的相邻位线BL2中的两者接触。通过此配置，可解决第二比较实例所存在的问题。即，可抑制故障状况，例如由多层结构DMM导致的相邻位线BL2之间的短路。顺便提及，其中在平面图中相对于整个外围电路区布置虚设多层结构DMM的区域的占用率之和优选地大于其中在整个存储器单元区中布置磁阻元件MRD的区域的占用率之和。具体地说，在平面图中布置在外围电路区的所有虚设多层结构DMM相对于外围电路区的整个面积所占据的面积比率(占用率)之和更优选地为在平面图中所有虚设多层结构DMM相对于整个存储器单元区的占用率之和的I. I倍或I. I倍以上且I. 2倍或I. 2倍以下。顺便提及，在BL驱动器区、DL驱动器区和读出放大器区的每一个中，在平面图中虚设多层结构DMM占据的面积相对于整个面积的比率(占用率)可为在平面图中所有磁阻元件MRD相对于整个存储器单元区的占用率之和的I. I倍或I. I倍以上且I. 2倍或I. 2倍以下。更具体地说，布置在外围电路区中的所有虚设多层结构DMM占据的面积相对于外围电路区的整个面积的比率(占用率)之和更优选地为20%或20%以上且50%或50%以下。而在平面图中所有磁阻元件MRD相对于整个存储器单元区的占用率之和更优选地为16%或16%以上且45%或45%以下。顺便提及，在BL驱动器区、DL驱动器区和读出放大器区的每一个中，占用率之和可为20%或20%以上且50%或50%以下。通过此配置，虚设多层结构DMM更加增强了以下效果在对层间绝缘层112进行CMP的过程中抑制碟形凹陷的出现，以及使抛光后的层间绝缘层112的厚度大致恒定。此夕卜，可抑制下列故障状况的出现在CMP的过程中尤其使存储器单元区中的层间绝缘层112过分抛光，以及磁阻元件MRD的构成元件的一部分被抛光和去除。此外，布置多层结构DMM以使其在平面图中不重叠于虚设过孔VA(从而在平面图中，在其中形成有虚设过孔VA的区域划分出多层结构DMM)。此可抑制虚设多层结构DMM防碍虚设过孔VA的开孔这一故障状况。此外，此配置还可排除布线M4与相邻的比较性虚设DM的导体层短路的可能性。第二实施例本发明的第二实施例与第一实施例的不同之处在于虚设多层结构的配置。下文将参照图33至图34描述本实施例的配置。参照图33，同样在本实施例的半导体器件中，在存储器单元区和外围电路区两者中，磁阻元件MRD和诸如位线BL (BL2)和字线DL之类的各种布线具有与图3所示第一实施例的半导体器件大致相同的配置。此外，同样在本实施例中，布置虚设多层结构DMM以使其在平面图中基本上重叠于位线BL(BL2)且不与一对相邻位线BL(BL2)短路。 然而，在本实施例中，在平面图中除重叠于层间耦合布线M4的位置以外的位置处，还将外围电路区内的虚设多层结构分成多个小的多层结构。例如，在位线BL2的延伸方向(图中从左到右的方向)，将图33中重叠于读出放大器区内的最上位线BL2的虚设多层结构分成两个小的多层结构DMM2。在位线BL2的延伸方向和与其交叉的方向上(图中从上到下的方向)，将图33中重叠于读出放大器区内的最下位线BL2的虚设多层结构分成总共三个小的多层结构DMM2。并非局限于如上述划分的多层结构DMM2，在本实施例中，一些虚设多层结构在平面图中重叠于位线BL2，但是其尺寸小于位线BL2。具体地说，例如，形成重叠于图33的读出放大器区内从底部起第二个位线BL2的虚设多层结构DMM2，以使其总体上稍小于位线BL2。然而，相反地，在本实施例中，还存在一些虚设多层结构，在平面图中其尺寸大于位线BL2。例如，形成重叠于图33的读出放大器区内从顶部起第二个位线BL2的虚设多层结构DMM1，以使其总体上稍大于位线BL2。通过对图34的横截面图与第一实施例的图5进行比较，具有前述特点的本实施例的虚设多层结构变得更为明显。顺便提及，假设虚设多层结构DMMl和DMM2各自为配置和厚度与第一实施例的磁阻元件MRD和虚设多层结构DMM相同的多层结构。顺便提及，例如，如上述，优选地通过使虚设多层结构在平面图中小于或大于位线BL2，使外围电路区内的一对相邻虚设多层结构DMM之间的距离变得大致恒定，而不管位线BL2的布置如何。在前述方面，本实施例不同于第一实施例；而在其它方面，本实施例与第一实施例的配置相同。因此，对与第一实施例相同的元件给出相同的参考数字和符号，并且将不再重复其描述。此外，对于本实施例的半导体器件，基本制造方法与第一实施例相同。接着，将描述本实施例的有益效果。除第一实施例的有益效果之外，本实施例还具有下列效果。例如，当位线BL2的宽度较大时，或当位线BL2延伸较长时，在平面图中重叠于该位线BL2的虚设多层结构DMM的尺寸变得较大。则，虚设多层结构DMM的一部分可能经历膜剥离。此外，虚设多层结构DMM在外围电路区的占用率可变得过度大于磁阻元件MRD在存储器单元区的占用率。当虚设多层结构DMM的占用率变得过大时，在对层间绝缘层112进行CMP处理的过程中(参看图20)，磁阻元件MRD可被错误地局部抛光和去除。此外，当虚设多层结构DMM的占用率过小时，在CMP处理的过程中，例如，如图23至图27中所示，可导致与不形成虚设多层结构的情况相同的故障状况，例如碟形凹陷。接着，如在本实施例中那样，一些虚设多层结构的尺寸相对于位线BL2减小，或各自分成多个小的多层结构。因此，可确保多层结构DMM的占用率处于期望值，并抑制诸如膜剥离之类的故障状况的出现。此外，通过扩大或缩小虚设多层结构在平面图中相对于位线BL2的尺寸，可使外围电路区内的一对相邻虚设多层结构DMM之间的距离变得大致恒定。通过此配置，可使虚设多层结构DMM和磁阻元件MRD的外围的蚀刻率变得大致恒定，其中所述虚设多层结构DMM在对虚设多层结构DMM进行图案化的步骤(參看图12和图18)中被图案化。因此，可抑制故障状况的出现，例如由于形成的一对相邻磁阻元件MRD之间和形成的ー对相邻虚设多层结构DMM之间的接触件导致的短路。从至此的描述可知，例如，当在平面图中位线BL2之间的距离非常短时，虚设多层结构将较小，其可抑制虚设多层结构之间的短路。当形成面积与位线BL2相同的各个虚设多层结构时，虚设多层结构的占用率变得过大。在这种情况下，通过更大地减小虚设多层结构的尺寸，可将占用率调整到适当的值。此外，例如，当在平面图中位线BL2之间的距离非常长时，虚设多层结构变得更大。因此，可使所有虚设多层结构之间的距离变为大致恒定的值。当形成面积与位线BL2相同的各个虚设多层结构时，虚设多层结构的占用率变得过小。在这种情况下，通过使虚设多层结构变得更大，可将占用率调整到适当的值。本发明第二实施例与本发明第一实施例的不同之处仅在于上述各个方面。S卩，对于本发明的第二实施例，上文未描述到的配置、条件、过程、效果等均遵循本发明的第一实施例。第三实施例本发明的第三实施例与第一实施例和第二实施例的不同之处在于虚设多层结构的配置。下文将參照图35描述本实施例的配置。參照图35，同样在本实施例的半导体器件中，在存储器単元区和外围电路区两者中，磁阻元件MRD和诸如位线BL (BL2)和字线DL之类的各种布线具有与图3所示的第一实施例大致相同的配置。此外，虚设多层结构DMMl和DMM2具有与图33的第二实施例的半导体器件相同的布置。在本实施例中，除位于重叠于位线BL2的位置处的虚设多层结构DMMl和DMM2之夕卜，还在平面图中未布置位线BL2的位置处形成虚设DM(附加的多层结构)。此处，假设虚设DM为配置和厚度与图23至图27所示的比较性虚设DM以及虚设多层结构DMMl和DMM2相同的多层结构。顺便提及，优选地布置各个虚设DM以使其不造成成对的相邻位线BL2中的两者之间的短路。在前述方面，本实施例不同于第一实施例和第二实施例；而在其它方面，本实施例与第一实施例和第二实施例具有相同的配置。因此，对与第一实施例和第二实施例相同的元件给出相同的參考数字和符号，并且将不再重复其描述。同样，对于本实施例的半导体器件，基本制造方法与第一实施例相同。接着，将描述本实施例的有益效果。除第一实施例和第二实施例的有益效果之外，本实施例具有下列效果。如在本实施例中那样，在未重叠于位线2的位置处形成附加的虚设DM。因此，例如，当虚设多层结构在外围电路区的占用率较小时，可以使占用率更大。因此，在CMP的过程中，可抑制由于虚设多层结构在外围电路区的占用率不足而导致的碟形凹陷等的出现。 本发明的第三实施例与本发明的第一实施例和第二实施例的不同之处仅在于上述各个方面。即，对于本发明第三实施例，上文未描述到的配置和条件、过程、效果等均遵循本发明的第一实施例和第二实施例。第四实施例本发明的第四实施例在虚设多层结构的配置上不同于第一实施例。下文将參照图36至图38描述本实施例的配置。參照图36，在本实施例中，外围电路区内的虚设多层结构DMM不包括下电极等效层LEL。顺便提及，在图36中，如同例如图19至图22—祥，未示出与布线M3和PL相比更接近半导体衬底SUB的各个层。 不同于磁阻元件MRD，虚设多层结构DMM本身不被当作元件使用，因此可缺少对应于下电极的膜。在与磁阻元件MRD的下电极LEL的相同层上，可布置厚度与下电极LEL相同的氧化硅膜112。同样，在这种情况下，当将与磁阻元件MRD具有相同配置的固定等效层MPL、自由等效层MFL等层叠在覆盖厚度与下电极LEL相同的氧化硅膜112的一部分处时，所得叠合具有作为虚设多层结构DMM的足够的功能。接着，将參照图37和图38描述用于制造作为本实施例的半导体器件的图36所示的MRAM的方法。顺便提及，图37和图38示出存储器単元区和读出放大器区。此外，图37和图38各自不出与图36所不横截面相同的横截面。使用与第一实施例的图14至图18所示第二处理方法相同的方法，形成图36的配置。參照图37，在第一实施例的图10所示步骤之后，通过与图14相同的过程形成下电极LEL0然而，此时，在外围电路区中不形成下电极等效层LEL。即，在外围电路区中，通过蚀刻完全去除作为下电极的指定膜LEL。随后，參照图38，执行与第一实施例的图15至图18所示步骤相同的处理。結果，在外围电路区中，形成有如下这样的虚设多层结构DMM，其中插入有氧化硅膜112以代替下电极等效层LEL。通过第一实施例的图15和图16所示的步骤，形成氧化硅膜112。从此点向前，执行与第一实施例相同的各个处理(图19至图22所示)。这样可形成具有图36所示横截面的半导体器件。在前述方面，本实施例不同于第一实施例；而在其它方面，本实施例具有与第一实施例相同的配置。因此，对与第一实施例相同的元件给出相同的參考数字和符号，并且将不再重复其描述。接着，将描述本实施例的有益效果。除第一实施例的有益效果之外，本实施例还具有下列效果。在本实施例中，通过使用图37和图38所示的制造方法，可形成具有固定等效层MPL、自由等效层MFL等的虚设多层结构DMM，而不管是否存在下电极等效层LEL。在这种情况下，可提高形成虚设多层结构DMM的各个膜在平面图中的尺寸的选择自由度。例如，当使用第一实施例的图11至图13所示的第一处理方法时，利用先前形成的上电极(上电极等效层)UEL用作掩膜，对自由层(自由等效层)MFL等进行图案化。此外，此后对下电极(下电极等效层)LEL进行图案化。因此，下电极(下电极等效层)LEL在平面图中的尺寸必须变得大于上电极(上电极等效层)UEL等在平面图中的尺寸。然而，使用本实施例的制造方法还可实现在平面图中大于下电极(下电极等效层)LEL的上电极(上电极等效层)UEL。因此，若需要，可调整占用率，例如，提高虚设多层结构DMM的固定等效层MPL、自由等效层MFL等的占用率。
顺便提及，可将本实施例的配置与第二实施例和第三实施例进行组合。本发明的第四实施例与本发明第一实施例的不同之处仅在于上述各个方面。即，对于本发明第四实施例，上文未描述到的配置和条件、过程、效果等均遵循本发明第一实施例。第五实施例本实施例在将要布置的存储元件上不同于第一实施例。下文将參照图39描述本实施例的配置。參照图39，在本实施例中，以所谓的ReRAM(电阻记录元件RM)替换第一实施例的MRAM。对于ReRAM，使用电阻值根据施加的电压而变化的材料。ReRAM中的电阻值的变化对应于MRAM中的自由层MFL的磁化方向的变化。因此，读取或写入电阻值的变化。为了施加 电压并改变电阻值或读取电阻值，使用例如位线BL(第一布线)的布线。顺便提及，可通过以电阻记录元件RM替换图3的磁阻元件MRD来说明示出本实施例的半导体芯片配置的平面图。形成于图39的存储器単元区中的ReRAM的存储器単元具有第一金属电极MOl、绝缘膜IS和第二金属电极M02，并且具有其中将例如第一金属电极MOl、绝缘膜IS和第二金属电极M02以此顺序自底部层叠的多层结构。S卩，如同MRAM—祥，ReRAM具有金属材料膜的叠合结构。形成第一金属电极MOl以使其与局部过孔LV的顶表面接触。而第二金属电极M02形成电阻记录元件RM的顶表面。第二金属电极M02与布置于其上的位线BL彼此直接耦合。这确保上电极UEL与位线BL之间的电耦合，而无需插在其间的耦合布线。在存储器单元区内的位线BL延伸到的外围电路区内，在与存储器单元区内布置层间绝缘层112和电阻记录元件RM的层相同的(层间绝缘层112-等效)层上，布置有虚设多层结构DMM(多层结构)。如同第一实施例一祥，将虚设多层结构DMM布置在位线BL2之下以使其在平面图中重叠于位线BL2(以便处干与位线BL2相同的平面形状)。S卩，虚设多层结构DMM具有沿位线BL2延伸的形状。尤其，在本实施例中，布置虚设多层结构DMM以使其在平面图中重叠于位线BL2的整个表面。虚设多层结构DMM优选地具有这样的多层结构，其中将与形成电阻记录元件RM的各层具有相同材料的层进行层叠。即，优选地，将第一金属电极等效层M01、绝缘膜等效层IS和第二金属电极等效层M02以此顺序层叠，以使其分别具有与电阻记录元件RD的各个对应膜相同的厚度。如上述，布置虚设多层结构DMM以使其在平面图中重叠于位线BL2。结果，布置各个虚设多层结构DMM以使其在平面图中不同时重叠于彼此相邻的ー对位线BL2中的两者。在这方面，本实施例与第一实施例相同。接着，将描述各个部分的材料、膜厚度等。第一金属电极MOl和第二金属电极M02优选地包括相对于形成层间绝缘层112的氧化硅膜具有较高蚀刻选择性的金属材料，例如Pt、Ru或Ta。特别地，尤其第二金属电极M02优选地包括相对于形成层间绝缘层112的氧化硅膜具有较高蚀刻选择性的金属材料。作为ー实例，例如，第一金属电极MOl包括厚度为IOOnm的Pt，而第二金属电极M02包括厚度为50nm的Pt。插在ー对金属电极MO之间的绝缘膜IS优选地包括金属氧化物膜。例如，优选地使用TiO2 (氧化钛)或CoO(氧化钴)的薄膜。替代地，绝缘膜IS优选地包括TiO2和TiN的薄膜的叠合。作为ー实例，优选地，将50nm厚的TiN和70nm厚的TiO2以此顺序层叠。
在前述方面，本实施例不同于第一实施例；而在其它方面，本实施例与第一至第四实施例的配置相同。因此，对与第一至第四实施例相同的元件给出相同的參考数字和符号，并且将不再重复其描述。此外，对于本实施例的半导体器件，基本制造方法与第一实施例相同。因此，可通过以电阻记录元件RM的多层结构替换对所有第一至第四实施例进行说明的图3至图38的磁阻元件MRD和虚设多层结构DMM来说明本实施例的其它基本特征。具体地说，例如，如图3所示，本实 施例的虚设多层结构DMM具有沿位线BL2延伸的形状。然而，优选地，形成虚设过孔DV以使其不重叠于在平面图中重叠于层间耦合布线M4的区域。此外，同样在本实施例中，优选地，其中在平面图中相对于整个外围电路区布置虚设多层结构DMM的区域的占用率之和大于其中在整个存储器単元区中布置电阻记录元件RM的区域的占用率之和。此外，同样在本实施例中，如图33所示，优选地，在平面图中除重叠于层间耦合布线M4的位置以外的位置处，将外围电路区内的虚设多层结构分成多个小的多层结构。此外，同样在本实施例中，一些虚设多层结构中的每ー个在平面图中重叠于位线BL2。然而，例如，如图33所示，可布置虚设多层结构以使其小于或大于位线BL2。替代地，例如，如图3所示，可布置虚设多层结构以使其在平面图中重叠于位线BL2的整个表面。同样在本实施例中，如图35所示，除了处于重叠于位线BL2的位置处的虚设多层结构DMMl和DMM2(与图39的虚设多层结构DMM相同的配置)之外，还可在平面图中未布置位线BL2的位置处形成虚设DM(附加的多层结构)。具有前述配置的本实施例基本上具有与第一至第四实施例相同的有益效果。这是由于下列原因具有本实施例的ReRAM的半导体器件具有配置与ReRAM相同的虚设多层结构DMM，因此基于与MRAM相同的原理，可抑制图23至图32的比较实例所示的故障状况的出现。因此，此处不描述本实施例的有益效果的细节。本发明的第五实施例与本发明第一实施例的不同之处仅在于上述各个方面。SP，对于本发明的第五实施例，上文未描述到的配置、条件、过程、效果等均遵循本发明的第一实施例。第六实施例本实施例在将要布置的存储元件上不同于第一实施例。下文将參照图40描述本实施例的配置。參照图40，在本实施例中，以所谓的PRAM(相变记录元件PM)替换第一实施例的MRAM。根据施加的电压值，PRAM改变插在上电极和下电极之间的相变材料的晶态。相变材料意指通过晶态变化改变电阻值的材料。PRAM中的电阻值(晶态)的变化对应于MRAM中的自由层MFL的磁化方向的变化。因此，读取或写入电阻值的变化。为了施加用于改变电阻值的电压并读取电阻值，使用例如位线BL (第一布线)的布线。顺便提及，可通过以相变记录元件PM替换图3的磁阻元件MRD来说明示出了本实施例的半导体芯片配置的平面图。形成于图40的存储器単元区内的PRAM的存储器単元具有下电极LEL(第一金属电极)、相变层PCL和上电极UEL (第二金属电极)，并且具有其中将例如下电极LEL、相变层PCL和上电极UEL以此顺序自底部层叠的多层结构。即，如同MRAM—祥，PRAM具有金属材料薄膜的叠合结构。形成下电极LEL以使其与局部过孔LV的顶表面接触。而上电极UEL形成相变记录元件PM的顶表面。因此，上电极UEL与布置于其上的位线BL彼此直接耦合。这确保上电极UEL与位线BL之间的电耦合，而无需插在其间的耦合布线。
在存储器单元区内的位线BL延伸到的外围电路区内，在与存储器单元区内布置有层间绝缘层112和相变记录元件PM的层相同的(层间绝缘层112-等效)层上，布置有虚设多层结构DMM(多层结构)。如同第一实施例一祥，将虚设多层结构DMM布置在位线BL2之下以使其在平面图中重叠于位线BL2(以便处干与位线BL2相同的平面形状)。S卩，虚设多层结构DMM具有沿位线BL2延伸的形状。尤其，在本实施例中，布置虚设多层结构DMM以使其在平面图中重叠于位线BL2的整个表面。优选地，虚设多层结构DMM具有如下这样的多层结构，其中将与形成相变记录元件PM的各层具有相同材料的层进行层叠。即，优选地，将下电极等效层LEL、相变等效层PCL和上电极等效层UEL以此顺序层叠，以使其具有与相变记录元件PM的各个对应膜相同的厚度。如上述，布置虚设多层结构DMM以使其在平面图中重叠于位线BL2。因此，布置各个虚设多层结构DMM以使其在平面图中不同时重叠于彼此相邻的ー对位线BL2中的两者。在这方面，本实施例与第一实施例相同。接着，将描述各个部分的材料、膜厚度等。下电极LEL和上电极UEL优选地包括相对于形成层间绝缘层112的氧化硅膜具有较高蚀刻选择性的金属材料，例如W(钨)、Pt、Ru或Ta。其中，上电极UEL尤其优选地包括相对于形成层间绝缘层112的氧化硅膜具有较高蚀刻选择性的金属材料。作为ー实例，例如，下电极LEL包括厚度为IOOnm的Pt，而上电极UEL包括厚度为50nm的Pt。插在下电极LEL和上电极UEL之间的相变层PCL优选地包括相变材料，例如GeSbTe (锗 锑 碲GST)。当尤其在下电极LEL附近的非晶相的比率由于相变增大时，相变层PCL的电阻増大；而当附近的非晶相的比率减小时，相变层PCL的电阻减小。作为ー实例，相变层PCL优选地包括厚度为IOOnm的硫族化物半导体膜，例如GeSbTe膜。在前述方面，本实施例不同于第一实施例；而在其它方面，本实施例与第一至第四实施例的配置相同。因此，对与第一至第四实施例相同的元件给出相同的參考数字和符号，并且将不再重复其描述。对于本实施例的半导体器件，基本制造方法与第一实施例相同。因此，可通过以相变记录元件PM的多层结构替换对所有第一至第四实施例进行说明的图3至图38的磁阻元件MRD和虚设多层结构DMM来说明本实施例的其它基本特征。具体地说，例如，如图3所示，本实施例的虚设多层结构DMM具有沿位线BL2延伸的形状。然而，优选地，形成虚设过孔DV以使其不重叠于在平面图中重叠于层间耦合布线M4的区域。此外，同样在本实施例中，其中在平面图中相对于整个外围电路区布置虚设多层结构DMM的区域的占用率之和优选地大于其中在整个存储器単元区中布置相变记录元件PM的区域的占用率之和。此外，同样在本实施例中，如图33所示，优选地，在平面图中除重叠于层间耦合布线M4的位置以外的位置处，也将外围电路区内的虚设多层结构分成多个小的多层结构。
此外，同样在本实施例中，一些虚设多层结构中的每ー个在平面图中重叠于位线BL2。然而，例如，如图33所示，可布置虚设多层结构以使其小于或大于位线BL2。替代地，例如，如图3所示，可布置虚设多层结构以使其在平面图中重叠于位线BL2的整个表面。同样在本实施例中，如图35所示，除了处于重叠于位线BL2的位置处的虚设多层结构DMMl和DMM2(与图39的虚设多层结构DMM相同的配置)之外，还可在平面图中未布置位线BL2的位置处形成虚设DM(附加的多层结构)。具有前述配置的本实施例基本上具有与第一至第四实施例相同的有益效果。这是由于下列原因具有本实施例的PRAM的半导体器件具有配置与PRAM相同的虚设多层结构DMM,因此基于与MRAM相同的原理，可抑制图23至图32的比较实例所示的故障状况的出 现。因此，此处不描述本实施例的有益效果的细节。本发明的第六实施例与本发明第一实施例的不同之处仅在于上述各个方面。SP，对于本发明的第六实施例，上文未描述到的配置、条件、过程、效果等均遵循本发明的第一实施例。此次公开的实施例在各个方面应被看作是说明性的，而不是排它性的。本发明的范围不通过前述描述来限定，而是由所附权利要求来限定，其g在于包括权利要求范围的等效含义和此范围内的所有修改。可将本发明有利地应用于具有存储器件的半导体器件，其中所述存储器件包括金属材料的多层结构。
权利要求
1.一种半导体器件，包含半导体衬底，具有主表面；存储器单元区，包括布置在其中的多个磁阻元件，所述磁阻元件形成于所述半导体衬底的主表面之上且电阻根据磁化方向变化，所述磁阻元件包括磁化方向固定 的磁化固定层、磁化方向可变的磁化自由层以及插在所述磁化固定层与所述磁化自由层之间的隧穿绝缘层；层间绝缘膜，布置在与所述磁阻元件相同的层；外围电路区，在平面图中布置在所述存储器单元区的外围；多个第一布线，形成于所述磁阻元件上方、在沿所述主表面的方向上延伸且耦合到所述磁阻元件的顶表面；以及多层结构，布置在所述外围电路区中以便在平面图中重叠于由与所述第一布线相同的层形成的第二布线，所述多层结构包含材料与形成所述磁阻元件的磁化自由层相同的层、 材料与所述隧穿绝缘层相同的层以及材料与所述磁化固定层相同的层，其中，在所述外围电路区中布置所述多层结构以使其在平面图中不同时重叠于成对的相邻所述第二布线中的两者。
2.如权利要求I所述的半导体器件，其特征在于在平面图中，所述多层结构在所述外围电路区中沿所述第二布线延伸。
3.如权利要求I所述的半导体器件，其特征在于在平面图中，在所述外围电路区中所述多层结构关于沿所述第二布线的方向分成多个小的多层结构。
4.如权利要求3所述的半导体器件，其特征在于布置所述小的多层结构以使其在平面图中不重叠于耦合布线，所述耦合布线用于将所述第二布线和所述主表面之上的其它电路电耦合。
5.如权利要求I所述的半导体器件，其特征在于布置所述多层结构以使其在平面图中小于所述第二布线。
6.如权利要求I所述的半导体器件，其特征在于在所述外围电路区中布置所述多层结构以使其在平面图中重叠于所述第二布线的整个表面。
7.如权利要求6所述的半导体器件，其特征在于布置所述多层结构以使其在平面图中大于所述第二布线。
8.如权利要求I所述的半导体器件，其特征在于在平面图中，包括其中布置的所述多层结构的区域相对于整个所述外围电路区的占用率之和大于包括其中布置的所述磁阻元件的区域在整个所述存储器单元区中的占用率之和。
9.如权利要求I所述的半导体器件，包含与所述多层结构具有相同配置的附加多层结构，其在平面图中位于所述外围电路区中未布置所述第二布线的位置处。
10.一种半导体器件,包含半导体衬底，具有主表面；存储器单元区，包括布置在其中的多个电阻记录元件，所述电阻记录元件形成于所述半导体衬底的主表面之上且电阻根据电压的施加而变化；层间绝缘膜，布置在与所述电阻记录元件相同的层；以及外围电路区，在平面图中布置在所述存储器单元区的外围，所述电阻记录元件包括依次层叠的第一金属电极、绝缘膜以及第二金属电极，所述半导体器件包含位于所述电阻记录元件上方的多个第一布线，所述第一布线在沿所述主表面的方向上延伸且耦合到所述电阻记录元件的顶表面；以及由材料与形成所述电阻记录元件的所述第一金属电极相同的层、材料与所述绝缘膜相同的层以及材料与所述第二金属电极相同的层叠合而成的多层结构，所述多层结构在所述外围电路区中布置成在平面图中重叠于由与所述第一布线相同的层形成的第二布线，所述多层结构在所述外围电路区中布置成在平面图中不同时重叠于成对的相邻所述第二布线中的两者。
11.一种半导体器件,包含半导体衬底，具有主表面；存储器单元区，包括布置在其中的多个相变记录元件，所述相变记录元件形成于所述半导体衬底的主表面之上且电阻根据相位变化而变化；层间绝缘膜，布置在与所述相变记录元件相同的层；以及外围电路区，在平面图中布置在所述存储器单元区的外围，所述相变记录元件包括依次层叠的第一金属电极、相变层以及第二金属电极，所述半导体器件包含 位于所述相变记录元件上方的多个第一布线，所述第一布线在沿所述主表面的方向上延伸且耦合到所述相变记录元件的顶表面；以及由材料与形成所述相变记录元件的所述第一金属电极相同的层、材料与所述相变层相同的层以及材料与所述第二金属电极相同的层叠合而成的多层结构，所述多层结构在所述外围电路区中布置成在平面图中重叠于由与所述第一布线相同的层形成的第二布线，所述多层结构在所述外围电路区中布置成在平面图中不同时重叠于成对的相邻所述第二布线中的两者。
全文摘要
一种半导体器件，包含存储器单元，其包括布置在其中的多个磁阻元件；以及外围电路区，其布置在所述存储器单元区的周围。所述磁阻元件包括磁化固定层、磁化自由层和隧穿绝缘层。所述半导体器件包括位于所述磁阻元件之上、在沿主表面的方向上延伸的多个第一布线。在外围电路区中，布置有由材料与磁化自由层相同的层、材料与隧穿绝缘层相同的层和材料与磁化固定层相同的层叠合而成的多层结构，以便在平面图中重叠于由与第一布线相同的层形成的第二布线。在外围电路区中，所述多层结构在平面图中不同时重叠于成对的相邻第二布线中的两者。
文档编号G11C11/15GK102623483SQ20121002151
公开日2012年8月1日 申请日期2012年1月21日 优先权日2011年1月27日
发明者塚本惠介 申请人:瑞萨电子株式会社