专利名称：三维非易失性存储器件的制作方法
技术领域：
本发明的实施例涉及一种半导体器件，更具体而言涉及一种具有三维堆叠的存储器单元的非易失性存储器件。
背景技术：
非易失性存储器件即使在没有电源的情况下也能保留数据。将存储器单元以单层制造在硅衬底上的二位存储器件在提高其集成度方面已然达到物理极限。因此，提出了将存储器单元沿垂直方向堆叠在硅衬底之上的三维非易失性存储器件。下面参照附图描述常规三维(3-D)存储器件的结构和特征。图1是说明常规3D非易失性存储器件的结构的立体图。在图1中，出于说明的目的，没有绘出层间绝缘层。如图1所示，常规非易失性存储器件可以包括沿着第一方向1-1’和与第一方向1-1’交叉的第二方向11-11’布置的U形沟道层CH。这里，每个U形沟道层CH可以包括管道沟道层P_CH以及一对源极侧沟道层S_CH和漏极侧沟道层D_CH。管道沟道层P_CH可以形成在管道栅PG中。源极侧沟道层S_CH和漏极侧沟道层D_CH可以与管道沟道层P_CH耦接。
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另外，存储器件可以包括沿着源极侧沟道层S_CH堆叠在管道栅PG之上的源极侧字线层S_WL和沿着漏极侧沟道层D_CH堆叠在管道栅PG之上的漏极侧字线层D_WL。这里，可以在源极侧字线层S_WL的顶部堆叠源极选择线层SSL，且可以在漏极侧字线层D_WL的顶部堆叠漏极选择线层DSL。根据上述存储器件的结构，可以沿着U形沟道层CH堆叠存储器单元MC。可以在U形沟道层CH的两端形成漏极选择晶体管DST和源极选择晶体管SST。因此，可以布置U形的存储串。另外，存储器件可以包括位线层BL和源极线层SL。位线层BL可以与漏极侧沟道层0_01耦接且沿着第一方向1-1’延伸。源极线层SL可以与源极侧沟道层S_CH耦接且沿着第二方向Π-ΙΙ’延伸。常规3D非易失性存储器件可以被配置来通过分开地控制每个存储串的源极选择线层SSL和漏极选择线层DSL来执行编程操作和读取操作，这会导致其操作速度复杂化。另夕卜，由于字线层和选择线层的堆叠结构具有较大的高度以提高存储器件的储存能力，因此堆叠结构可能会倾斜
发明内容
本发明的一个实施例涉及一种通过简单方法操作的三维非易失性存储器件。根据本发明的一个实施例的三维非易失性存储器件包括:多个位线；至少一个存储串行，所述至少一个存储串行沿着第一方向延伸、与所述位线耦接并且包括2N个存储串，其中N包括自然数；公共源极选择线，所述公共源极选择线被配置来控制包括在存储器块中的2N个存储串的源极选择晶体管；第一公共漏极选择线，所述第一公共漏极选择线被配置来控制包括在存储器块中的2N个存储串之中的第一存储串和第2N存储串的漏极选择晶体管；以及N-1个第二公共漏极选择线，所述N-1个第二公共漏极选择线被配置来控制除了所述第一存储串和所述第2N存储串之外的其余存储串之中的在第一方向上的相邻存储串的漏极选择晶体管。根据本发明的另一个实施例的三维非易失性存储器件包括:多个位线；至少一个存储串行，所述至少一个存储串行包括多个存储串且与所述位线耦接；多个公共源极选择线，所述多个公共源极选择线与包括在所述存储串行中的所述多个存储串之中的相邻存储串的源极选择晶体管耦接；以及多个公共漏极选择线，所述多个公共漏极选择线与包括在所述存储串行中的所述多个存储串之中的至少两个存储串的漏极选择晶体管耦接。根据本发明的另一个实施例的三维非易失性存储器件包括:沟道层，所述沟道层每个包括管道沟道层和与管道沟道层耦接的一对源极侧沟道层和漏极侧沟道层，其中所述沟道层沿着第一方向和与所述第一方向交叉的第二方向布置以具有分别与相邻沟道层的源极侧沟道层和漏极侧沟道层相邻的源极侧沟道层和漏极侧沟道层；公共源极选择线层，所述公共源极选择线层包围所述沟道层的源极侧沟道层之中的相邻源极侧沟道层，其中所述公共源极选择线层被形成在至少一个水平处；第一公共漏极选择线层，所述第一公共漏极选择线层包围位于存储器块的边缘处相邻的漏极侧沟道层，其中所述第一公共漏极选择线层被形成在至少一个水平处；以及第二公共漏极选择线层，所述第二公共漏极选择线层包围除了位于存储器块边缘处的漏极侧沟道层之外的沟道层的漏极侧沟道层之中的相邻漏极侧沟道层，其中所述第二公共漏极选择线层被形成在至少一个水平处。
图1是说明常规三维(3-D)非易失性存储器件的结构的立体图；图2是说明根据本发明的一个实施例的半导体器件的结构的立体图；图3A和图3B是说明根据本发明的第一实施例的半导体器件的结构的立体图；图4A和图4B是说明根据本发明的第二实施例的半导体器件的结构的图；图5A和5B是说明根据本发明的第三实施例的半导体器件的结构的图；图6A和图6B是说明本发明的第四实施例的半导体器件的结构的图；图7是根据本发明的第五实施例的半导体器件的单元阵列的布局图；图8是根据本发明的第六实施例的半导体器件的单元阵列的布局图；图9是根据本发明的第七实施例的半导体器件的单元阵列的布局图；图10是说明根据本发明的一个实施例的存储系统的配置的图；以及图11是说明根据本发明的一个实施例的计算系统的配置的图。
具体实施方式
下面将参照附图详细描述本发明的各种实施例。提供这些附图是为了使本领域技术人员能根据本发明的实施例实现和使用本发明。图2是说明根据本发明的一个实施例的半导体器件的结构的立体图。在图2中，出于图示的目的，未描述了层间绝缘层。如图2所示，根据本发明的一个实施例的半导体器件可以包括沟道层CH、公共源极选择线层C_SSL、第一公共漏极选择线层C_DSL1和第二公共漏极选择线层C_DSL2。每个沟道层CH可以包括管道沟道层P_CH和与管道沟道层P_CH耦接的一对源极侧沟道层S_CH和漏极侧沟道层0_01。每个沟道层CH可以具有U形。沟道层CH在第一方向1-1’和第二方向11-11’上布置以具有分别与相邻沟道层CH的源极侧沟道层S_CH和漏极侧沟道层D_CH相邻的源极侧沟道层S_CH和漏极侧沟道层0_01。这里，布置在第一方向1-1’上的沟道层CH可以形成单个存储串行且在两侧具有漏极侧沟道层D-CH。公共源极选择线层C_SSL可以包围沟道层CH的相邻源极侧沟道层S_CH。公共源极选择线层C_SSL可以形成在相同的水平上或者堆叠在不同的水平上。第一公共漏极选择线层C_DSL1可以包围位于存储器块的两个边缘处的沟道层CH的相邻漏极侧沟道层D_CH并且可以形成在相同的水平或堆叠在不同的水平。第二公共漏极选择线层C_DSL2可以包围沟道层CH的其他漏极侧沟道层D_CH。第二公共漏极选择线层C_DSL2可以形成在相同的水平或堆叠在不同的水平。另外，以第一方向1-1’的双行的形式布置的沟道层CH可以形成单个存储串行。这里，每个存储串可以沿第一方向1-1’延伸并且为锯齿图案。公共源极选择线层C_SSL可以包围第一方向1-1’上的相邻的沟道层CH的源极侧沟道层S_CH。公共源极选择线层C_SSL可以形成在同一水平上或者堆叠在不同的水平上。第一公共漏极选择线层C_DSL1可以包围位于存储器块的边缘处的沟道层CH的漏极侧沟道层0_01。第一公共漏极选择线层(:_051^1可以形成在同一水平上或者堆叠在不同的水平上。此外，第二公共漏极选择线层C_DSL2可以包围第一方向1-1’上的相邻的沟道层CH的漏极侧沟道层D_CH。第二公共漏极选择线层C_DSL2可以形成在同一水平上或者堆叠在不同的水平上。 存储器件还可以包括堆叠在管道栅层PG与公共选择线层C_SSL，C_DSL1及C_DSL2之间的不同水平处的多个导电层。导电层可以充当源极侧字线层S_WL或漏极侧字线层D_WL0第一漏极侧字线层D_WL1和第二漏极侧字线层D_WL2可以分别堆叠在管道栅层PG与第一公共漏极选择线层C_DSL1和第二公共漏极选择线层C_DSL2 (C_DSL)之间的不同水平处。另外，源极侧字线层S_WL可以堆叠在管道栅层PG与公共源极选择线层C_SSL之间的不同水平处。这里，源极侧字线层S_WL可以具有与公共源极选择线层C_SSL相同的图案。第一漏极侧字线层D_WL1和第二漏极侧字线层D_WL2可以分别具有与第一公共漏极选择线层C_DSL1和第二公共漏极选择线层C_DSL2相同的图案。例如，源极侧字线层S_WL可以包围第一方向1-1’上的相邻的沟道层CH的源极侧沟道层S_CH并且可以堆叠在不同的水平。第一漏极侧字线层D_WL1可以包围位于存储器块的边缘处的沟道层CH的漏极侧沟道层D_CH并且堆叠在不同的水平处。此外，第二漏极侧字线层D_WL2可以包围第一方向1-1’上的相邻的沟道层CH的漏极侧沟道层D_CH并且堆叠在不同的水平。
供作参考，源极侧字线层S_WL可以具有与公共源极选择线层C_SSL不同的图案。此外，第一漏极侧字线层D_WL1和第二漏极侧字线层D_WL2可以分别具有与第一公共漏极选择线层C_DSL1和第二公共漏极选择线层C_DSL2不同的图案。例如，每个源极侧字线层S_WL和每个第二漏极侧字线层D_WL2可以具有与每个第一漏极侧字线层D_WL1相同的宽度，使得源极侧字线层S_WL和第二漏极侧字线层D_WL2每个都具有小宽度。此外，存储器件还可以包括源极线层SL和位线层0_BL和E_BL。源极线层SL可以形成在公共源极选择线层C_SSL之上。位线层0_BL和E_BL可以沿着第一方向1_1’平行延伸。这里，单个存储串行可以与至少两个位线层0_BL和E_BL耦接。例如，当存储串行与两个位线层0_B L和E_BL耦接时，奇数位线层0_BL可以与奇数沟道层CH的漏极侧沟道层D_CH耦接，而偶数位线层E_BL可以与偶数沟道层CH的漏极侧沟道层D_CH耦接。根据上述结构，可以沿着每个U形沟道层CH堆叠存储器单元MC。可以在U形沟道层CH的两端设置漏极选择晶体管DST和源极选择晶体管SST。因此，可以布置U形存储串O此外，位于存储器块中的存储串的选择线层或字线层可以与相邻存储串的选择线层或字线层联合，以由此形成图案层。因此，与存储串的选择线层或字线层彼此间隔开的情况相比，缝隙的数目可以减小过半。此外，由于图案层的宽度增加，因此可以防止堆叠结构倾斜。此外，在存储器块的边缘处的存储串中，第一漏极侧字线层D_WL1和第一公共漏极选择线层C_DSL1可以包围相应的存储串的漏极侧沟道层D_CH。换言之，由于位于相邻存储器块的边界处的存储串的选择线层或字线层彼此间隔开，因此可以在每个存储器块上操作存储器单元。下面将描述根据本发明的一个实施例的制造半导体器件的方法。首先，可以刻蚀管道栅层PG以形成沟槽，使得沟槽布置在第一方向1-1’和第二方向11-11’上。这里，沿着第一方向1-1’延伸的沟槽行可以布置成锯齿形图案。随后，可以在每个沟槽中形成牺牲层，并且可以在形成有牺牲层的管道栅层PG之上形成覆盖层。这里，覆盖层可以包括与管道栅层PG相同的材料。覆盖层在存储器件操作时可以充当管道栅，以及在后续的形成缝隙的工艺中充当刻蚀停止层。随后，可以在覆盖层之上交替地形成第一材料层和第二材料层。这里，可以提供第一材料层以形成字线层或选择线层，以及可以提供第二材料层以形成将堆叠的字线层或选择线层绝缘的层间绝缘层。例如，第一材料层可以包括诸如多晶硅层的导电层，并且第二材料层可以包括诸如氧化物层的绝缘层。在另一个实例中，第一材料层可以包括诸如掺杂的多晶硅层和掺杂的非晶硅层的导电层，并且第二材料层可以包括诸如未掺杂的多晶硅层和未掺杂的非晶硅层的牺牲层。在又一个实例中，第一材料层可以包括诸如氮化物层的牺牲层，并且第二材料层可以包括诸如氧化物层的绝缘层。随后，可以刻蚀第一材料层和第二材料层以形成沟道孔，使得沟道孔可以与每个沟槽耦接。例如，每个沟槽可以与一对沟道孔耦接。随后，在去除暴露在每个沟道孔的底表面的牺牲层之后，可以沿着每个沟槽的内表面和与每个沟槽耦接的一对沟道孔的内表面形成存储器层。此外，存储器层可以包括电荷阻挡层、电荷陷阱层和隧道绝缘层。随后，可以在存储器层之上形成半导体层。以此方式，可以形成U形沟道层CH。这里，每个U形沟道层CH可以包括形成在管道栅层PG中的管道沟道层P_CH和与管道沟道层P_CH耦接的一对源极侧沟道层S_CH和漏极侧沟道层D_CH。随后，可以刻蚀位于源极侧沟道层S_CH与漏极侧沟道层D_CH之间的第一材料层和第二材料层以形成第一缝隙。这里，为了防止存储器块的边界处的存储串共享第一公共漏极选择线层C_DSL1，可以另外地在存储器块的边界处形成第二缝隙。更具体而言，可以在存储器块的边缘处的存储串的漏极侧沟道层D_CH之间形成第二缝隙。结果，第一材料层可以被图案化，以形成第一公共漏极选择线层C_DSL1和第二公共漏极选择线层C_DSL2、公共源极选择线层C_SSL、第一漏极侧字线层D_WL1和第二漏极侧字线层D_WL2以及源极侧字线层S_WL。漏极侧字线层(D_WL1和D_WL2)的形状可以根据第二缝隙的深度而改变。例如，每个第二缝隙具有可以完全刻蚀第一材料层的深度，第一漏极侧字线层D_WL1可以具有与第一公共漏极选择线层C_DSL1相同的宽度，使得每个第一漏极侧字线层D_WL1具有小宽度。此外，当第二缝隙具有仅仅刻蚀与选中的线相对应的第一材料层的深度，第一漏极侧字线层D_WL1可以具有与第二漏极侧字线层D_WL2相同的深度，使得每个第一漏极侧字线层D_WL1具有大宽度。这里，在相邻存储器块的边界处的存储串的漏极侧沟道层D_CH可以穿通相同的第一漏极侧字线层D_WL1。更具体地，相邻的存储器块的边界处的存储串可以共享相同的第一漏极侧字线层D_WL1。随后，可以在第一缝隙和第二缝隙中形成绝缘层。这里，根据第一材料层和第二材料层的材料，可以先于在第一缝隙和第二缝隙中形成绝缘层的工艺来执行另外的工艺。例如，当第一材料层包括导电层时，并且第二材料层包括绝缘层时，可以对经由第一缝隙和第二缝隙暴露出的第一材料层进行硅化，并且可以在第一缝隙和第二缝隙中形成绝缘层，由此完成形成存储器单元的工`艺。在另一个实例中，当第一材料层包括导电层，并且第二材料层包括牺牲层时，可以去除经由第一缝隙和第二缝隙暴露出的第二材料层。随后，可以在第一缝隙和第二缝隙中以及在去除了第二材料层的区域中形成绝缘层，由此完成形成存储器单元的工艺。这里，根据绝缘层的沉积条件，可以在第一缝隙和第二缝隙中以及在去除了第二材料层的区域中形成气隙。在另一个实例中，当第一材料层包括牺牲层并且第二材料层包括绝缘层时，可以去除经由第一缝隙和第二缝隙暴露出的第一材料层。随后，可以在去除了第一材料层的区域中形成包括氧化铝(Al2O3)层的电荷阻挡层或者具有氧化物层和氧化铝(Al2O3)层的堆叠结构的电荷阻挡层。随后，可以在所述区域中形成包括钨(W)的导电层，以形成字线和选择线。这里，在另外地形成电荷阻挡层之前，在去除第一材料层时可能遭破坏的每个沟道孔中的电荷阻挡层可以被去除。随后，可以在第一缝隙和第二缝隙中形成绝缘层，由此完成形成存储器单元的工艺。随后，可以形成源极接触插塞，使得源极接触插塞与源极侧沟道层S_CH耦接。随后可以形成源极线层SL，使得源极线层SL沿着第二方向11-11’平行延伸。另外，可以形成漏极接触插塞，使得漏极接触插塞与漏极侧沟道D_CH耦接。随后可以形成位线层0_BL和E_BL，使得位线层0_BL和E_BL沿着第一方向1_1’平行延伸。图3A和图3B是说明根据本发明的第一实施例的半导体器件的结构的图。图3A是单元阵列的布局图。图3B是图3A的单元阵列的一部分的电路图。如图3A所示，根据本发明的第一实施例的半导体器件的存储器块MB中的一个可以包括沿着第一方向1-1’延伸的M个存储串行ST_R0W1至ST_R0WM。另外，每个存储串行ST_R0ffl至ST_R0WM可以包括2N个存储串STl至ST2N。具体地，根据第一实施例，存储串行ST_R0W1中所包括的第一至第2N存储串STl至ST2N可以交替地与奇数和偶数位线0_BL1和E_BL1耦接。因此，当第第一至第2N存储串STl至ST2N的第一至第2N沟道层以顺序方式布置时，第一沟道层可以与第三沟道层对准，同时第二沟道层可以与第四沟道层对准以相对于第一沟道层和第三沟道层的对准有偏移。第一漏极侧字线层D_WL1可以布置在存储器块的边缘处，而源极侧字线层S_WL和第二漏极侧字线层D_WL2可以在存储器块的中央相互交替。这里，源极侧字线层S_WL的一组端部可以彼此耦接，并且漏极侧字线层(D_WL1和D_WL2)的一组端部可以彼此耦接。此外，可以在存储器块的边缘处布置第一公共漏极选择线层C_DSL1。公共源极选择线层C_SSL和第二公共漏极选择线层C_DSL2可以交替地布置在存储器块的中央。这里，公共源极选择线层C_SSL的一组端部可以相互耦接，第一公共漏极选择线层C_DSL1的一组端部可以相互耦接。另外，第二公共漏极选择线层C_DSL2可以相互间隔开。根据上述结构，与公共源极选择线层C_SSL和公共漏极选择线层C_DSL1及C_DSL2耦接的金属线的数目与常规存储器件相比可以减少。如图3B所示，根据本发明的第一实施例的每个存储串行ST_R0W1至ST_R0W2N可以包括2N个存储串STl至ST2N。另外，每个存储串STl至ST2N可以包括至少一个漏极选择晶体管DST、包括管道晶 体管PT的存储器单元MC、以及彼此串联耦接的至少一个源极选择晶体管SST。这里，存储器单元MC可以包括沿着漏极侧沟道D_CH堆叠的漏极侧存储器单元MC以及沿着源极侧沟道S_CH堆叠的源极侧存储器单元MC。管道晶体管PT可以耦接在漏极侧存储器单元MC与源极侧存储器单元MC之间。半导体器件还可以包括与存储串行ST_R0W1耦接的多个位线0_BL1和E_BL1。例如，当存储串行ST_R0W1包括偶数存储串ST2、ST4…ST2N和奇数存储串ST1、ST3...ST2N-1时，偶数存储串ST2、ST4…ST2N可以与偶数位线E_BL1耦接，并且奇数存储串ST1、ST3...ST2N-1可以与奇数位线0_BL1耦接。半导体器件还可以包括共同控制存储器块MB中所包括的存储串STl至ST2N的源极选择晶体管SST的一个公共源极选择线C_SSL。因此，在编程操作或读取操作期间，公共源极选择线层C_SSL可以施加相同的电压到源极选择晶体管SST的栅电极以使源极选择晶体管SST导通或关断。另外，半导体器件还可以包括共同控制包括在存储器块MB中的存储串STl至ST2N中的至少两个存储串的漏极选择晶体管DST的多个公共漏极选择线C_DSL1和C_DSL2。具体地，根据本发明的第一实施例的半导体器件可以包括一个第一公共漏极选择线层(:_051^1和N-1个第二公共漏极选择线层C_DSL2。第一公共漏极选择线层C_DSL1可以共同控制包括在存储器块MB中的存储串之中的第一存储串STl和第2N存储串ST2N的漏极选择晶体管DST。N-1个第二公共漏极选择线C_DSL2可以共同地控制除了第一存储串STl和第2N存储串之外的存储串ST2至ST2N-1之中的相邻存储串ST2/ST3、ST4/ST5...ST2N-2/ST2N-1的漏极选择晶体管DST。因此，在编程操作或读取操作期间，可以根据第一公共漏极选择线层C_DSL1和N-1个第二公共漏极选择线层C_DSL2是否被选中来使漏极选择晶体管DST导通或关断。根据上述结构，在编程操作或读取操作期间，设置在相同水平处的第一存储串STl和第2N存储串ST2N的存储器单元MC可以作为页PAGE N操作。另外，设置在相同水平处的相邻存储串ST2/ST3、ST4/ST5...ST2N-2/ST2N-1的存储器单元MC可以作为每个页来操作。例如，设置在相同水平处的第二存储串ST2和第三存储串ST3的存储器单元MC可以作为另一个页PAGE N+1来操作。表格I示出根据本发明的第一实施例的操作半导体器件的方法。[表格I]
权利要求
1.一种三维非易失性存储器件，包括: 多个位线； 至少一个存储串行，所述至少一个存储串行沿着第一方向延伸、与所述位线耦接并且包括2N个存储串，其中N包括自然数； 公共源极选择线，所述公共源极选择线被配置来控制包括在存储器块中的2N个存储串的源极选择晶体管； 第一公共漏极选择线，所述第一公共漏极选择线被配置来控制包括在存储器块中的2N个存储串之中的第一存储串和第2N存储串的漏极选择晶体管；以及 N-1个第二公共漏极选择线，所述N-1个第二公共漏极选择线被配置来控制除了所述第一存储串和所述第2N存储串之外的其余存储串之中的在第一方向上的相邻存储串的漏极选择晶体管。
2.如权利要求1所述的三维非易失性存储器件，其中，在读取操作中，所述公共源极选择线被激活，并且所述第一公共漏极选择线和第二公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。
3.如权利要求1所述的三维非易失性存储器件，其中，在编程操作中，所述公共源极选择线被去激活，且所述第一公共漏极选择线和第二公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。
4.一种三维非易失性存储器件，包括: 多个位线； 至少一个存储串行，所述至少一个存储串行包括多个存储串且与所述位线耦接；多个公共源极选择线，所述多个公共源极选择线与包括在所述存储串行中的所述多个存储串之中的相邻存储串的源极选择晶体管I禹接；以及 多个公共漏极选择线，所述多个公共漏极选择线与包括在所述存储串行中的所述多个存储串之中的至少两个存储串的漏极选择晶体管耦接。
5.如权利要求4所述的三维非易失性存储器件，其中，相同的电压被施加至所述多个公共源极选择线。
6.如权利要求5所述的三维非易失性存储器件，其中，在读取操作中，所述多个公共源极选择线被激活，并且所述多个公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。
7.如权利要求5所述的三维非易失性存储器件，其中，在编程操作中，所述多个公共源极选择线被去激活，并且所述多个公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。
8.如权利要求4所述的三维非易失性存储器件，其中，所述存储串行包括2N个存储串，其中N包括自然数，并且所述公共漏极选择线包括: 第一公共漏极选择线，所述第一公共漏极选择线与包括在存储器块中的2N个存储串之中的第一存储串和第2N存储串的漏极选择晶体管耦接；以及 N-1个第二公共漏极选择线，所述N-1个第二公共漏极选择线与除了所述第一存储串和所述第2N存储串之外的其余存储串之中的相邻存储串的漏极选择晶体管I禹接。
9.如权利要求8所述的三维非易失性存储器件，其中，在读取操作中，所述多个公共源极选择线之中的选中的公共源极选择线被激活，而未选中的公共源极选择线被去激活，以及 所述第一公共漏极选择线和第二公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。
10.如权利要求8所述的三维非易失性存储器件，其中，在编程操作中，所述多个公共源极选择线被去激活，以及 所述第一公共漏极选择线和第二公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。
11.如权利要求4所述的三维非易失性存储器件，其中，所述存储串行包括6个存储串，并且所述公共漏极选择线包括: 第一公共漏极选择线，所述第一公共漏极选择线与包括在所述存储串中的第一存储串至第六存储串之中的第一存储串至第三存储串的漏极选择晶体管耦接；以及 第二公共漏极选择线，所述第二公共漏极选择线与第四存储串至第六存储串的漏极选择晶体管耦接。
12.如权利要求11所述的三维非易失性存储器件，其中，在读取操作中，所述多个公共源极选择线被激活，以及 所述第一公共漏极选择线和第二公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。
13.如权利要求11所述的三维非易失性存储器件，其中，在编程操作中，所述多个公共源极选择线被去激活，以及 所述第一公共漏极选择线和第二公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。
14.如权利要求4所述的三维非易失性存储器件，其中，所述存储器件包括多个存储器块，每个存储器块包括存储串行。
15.一种三维非易失性存储器件，包括: 沟道层，所述沟道层每个包括管道沟道层和与管道沟道层耦接的一对源极侧沟道层和漏极侧沟道层，其中所述沟道层布置在第一方向上和与所述第一方向交叉的第二方向上以具有分别与相邻沟道层的源极侧沟道层和漏极侧沟道层相邻的源极侧沟道层和漏极侧沟道层； 公共源极选择线层，所述公共源极选择线层包围所述沟道层的源极侧沟道层之中的相邻源极侧沟道层，其中所述公共源极选择线层形成在至少一个水平处； 第一公共漏极选择线层，所述第一公共漏极选择线层包围位于存储器块的边缘处的沟道层的漏极侧沟道层，其中所述公共漏极选择线层形成在至少一个水平处；以及 第二公共漏极选择线层，所述第二公共漏极选择线层包围除了位于存储器块边缘处的漏极侧沟道层之外的沟道层的漏极侧沟道层之中的相邻漏极侧沟道层，其中所述第二公共漏极选择线层形成在至少一个水平处。
16.如权利要求15所述的三维非易失性存储器件，还包括沿着第一方向延伸的且与沟道层耦接的多个位线， 其中布置在第一方向上的相邻沟道层的中心在第二方向上偏移。
17.如权利要求15所述的三维非易失性存储器件，其中，布置在第一方向上的沟道层具有相对于第一方向成一角度的中心轴。
18.如权利要求15所述的三维非易失性存储器件，其中，形成在相同水平处的公共源极选择线层的一组端部相互耦接。
19.如权利要求18所述的三维非易失性存储器件，其中，在读取操作中，施加编程电压至所述公共源极选择线层，以及 施加操作电压至第一公共漏极选择线层和第二公共漏极选择线层之中的选中的公共漏极选择线层，而未选中的公共漏极选择线层被接地。
20.如权利要求18所述的三维非易失性存储器件，其中，在编程操作中，所述公共源极选择线层被接地，以及 施加操作电压至第一公共漏极选择线层和第二公共漏极选择线层之中的选中的公共漏极选择线层，而未选中的公共漏极选择线层被接地。
21.如权利要求15所述的三维非易失性存储器件，其中，形成在相同水平处的公共源极选择线彼此分隔开。
22.如权利要求21所述的三维非易失性存储器件，其中，在读取操作中，施加操作电压至公共源极选择线层之中的选中的公共源极选择线层，而未选中的公共源极选择线层被接地，以及 施加操作电压至第一公共漏极选择线层和第二公共漏极选择线层之中的选中的公共漏极选择线层，而未选中的公共漏极选择线层被接地。
23.如权利要求21所述的三维非易失性存储器件，其中，在编程操作中，公共源极选择线层被接地，以及 施加操作电压至所述第一公共漏极选择线层和第二公共漏极选择线层之中的选中的公共漏极选择线层，而未选中的公共漏极选择线层被接地。
全文摘要
根据本发明的实施例的三维非易失性存储器件，包括多个位线；至少一个存储串行，所述至少一个存储串行沿着第一方向延伸、与所述位线耦接并且包括2N个存储串，其中N包括自然数；公共源极选择线，所述公共源极选择线被配置来控制包括在存储器块中的2N个存储串的源极选择晶体管；第一公共漏极选择线，所述第一公共漏极选择线被配置来控制包括在存储器块中的2N个存储串之中的第一存储串和第2N存储串的漏极选择晶体管；以及N-1个第二公共漏极选择线，所述N-1个第二公共漏极选择线被配置来控制除了所述第一存储串和所述第2N存储串之外的其余存储串之中的在第一方向上的相邻存储串的漏极选择晶体管。
文档编号G11C16/02GK103226972SQ20121046637
公开日2013年7月31日 申请日期2012年11月16日 优先权日2012年1月31日
发明者崔殷硕, 安正烈, 金世训, 朴龙大, 林仁根, 吴政锡 申请人:爱思开海力士有限公司