专利名称：非易失性半导体存储器件的制作方法
技术领域：
本公开涉及非易失性存储器件,具体涉及带有能减少编程(program)时间的改进编程算法的闪速存储器件。
背景技术：
通过认为半导体存储器是数字逻辑系统设计的最至关重要的微电子部件，该数字逻辑系统设计例如计算机和从人造卫星到消费电子产品的基于微处理器的应用。因此，通过确定更高密度和更快速度的比例在包括处理增强和技术发展的半导体存储器制造中的进步，帮助建立用于其它数字逻辑系列的性能标准。半导体存储器件可以描述为易失性随机存取存储器(RAM)或者非易失性存储器件。在RAM中，或者如在静态随机存取存储器(SRAM)中那样通过建立双稳态多谐振荡器的逻辑状态来存储逻辑信息，或者如在动态随机存取存储器(DRAM)中那样通过充电电容器来存储逻辑信息。在任何一种情况下，只要施加电源就能存储并读取数据，而当断开电源时就丢失数据；因此，它们被称为易失性存储器。非易失性存储器，例如掩模只读存储器(MROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)，即使断开电源也能存储数据。取决于所使用的制造技术，非易失性存储器的数据存储模式可以是永久性的或者是可重编程的。在计算机、航空电子、无线电通讯和消费电子工业中的各种应用中，永久性存储器用于存储程序 和微码。在需要快速、可编程的非易失性存储的系统中使用的诸如非易失性SRAM(nvSRAM)的器件中，易失性和非易失性存储器存储模式的单片组合也是可得到的。此外，还逐渐形成了许多专用存储器体系结构，其包括某种附加逻辑电路以优化其用于特定应用任务的性能。然而，在非易失性存储器中，MR0M、PR0M和EPROM不能由系统本身自由地擦除和写入，因此对于普通用户而言不易更新所存储的内容。另一方面，EEPROM能被电擦除或者写入。EEPROM的应用扩大到辅助存储器或者需要连续更新的系统编程。具体地说，闪速电可擦除可编程存储器(Flash EEPR0M,以下称为闪速存储器)具有高于传统EEPROM的集成度，从而有利于应用到大规模辅助存储器。闪速存储器件包括存储单元阵列，该陈列包括若干存储块。各存储块的读取/擦除/编程操作是单独进行的。擦除存储块所需的时间是限制包括闪速存储器件的系统性能的因素，也是限制闪速存储器件自身性能的因素。为了解决此缺陷，题为“非易失性半导体存储器件中的多块擦除和校验电路及其方法”(MULTI — BLOCK ERASE AND VERIFICATION CIRCUIT IN A NONVOLATILESEMICONDUCTOR MEMORY DEVICE AND A METHOD THEREOF)的美国专利 N0.5841721，以及题为“带有选择性多扇区擦除的多状态闪速电可擦除可编程只读存储器系统”(MULTI STATEFLASH EEPROM SYSTEM WITH SELECTIVE MULT1- SECTOR ERASE)的美国专利 N0.5999446中公开了用于同时擦除多个存储块的技术，在本文中引作参考。在同时擦除若干个存储块后，执行擦除校验操作，以判断该存储块是否已被正常擦除。针对每个同时擦除的存储块进行这种擦除校验操作。就上述参考文献而言，通过在存储器件中存储已擦除存储块的地址信息并参照所存储的地址信息，执行擦除校验操作。这意谓着闪速存储器件需要单独的用于控制多块擦除校验操作的控制逻辑以及与此相关的控制信号线。据此，有关已擦除存储块的擦除校验操作是限制闪速存储器件性能和面积的因素。本发明的实施例着手解决传统技术的这些及其它的缺陷。
发明内容
本发明的一些实施例提供了一种非易失性半导体存储器件及其擦除方法，其能够改进多块擦除方法中的擦除校验操作。本发明的一些实施例提供了一种非易失性半导体存储器件及其擦除方法，其能够改变多块擦除方法中的擦除时间。本发明的一些实施例提供了一种非易失性半导体存储器件，其能够暂时中止多块擦除操作并执行读/写操作。具体地，根据本发明一方面，提供一种非易失性半导体存储器件，包括:一组M个存储块；块译码器，每个块译码器与所述该组M个存储块之一对应，每个块译码器包括用于存储对应的块地址的寄存器；擦除控制器，被配置为控制同时擦除所述该组M个存储块中的一子组N个存储块的多块擦除操作,擦除控制器还被配置为在多块擦除操作之后，响应于外部提供的擦除校验命令并响应 于N个外部提供的块地址之一，控制对于所述该子组N个存储块的每个的擦除校验操作，其中N大于I并小于或等于M (1〈N < M)，擦除控制器还被配置为在多块擦除操作期间控制块译码器，使得在与所述该子组N个存储块对应的块译码器中存储块地址，擦除控制器还被配置为当接收到第一多块选择命令时初始化与所述该子组N个存储块对应的每个块译码器的寄存器。根据本发明另一方面，提供一种非易失性半导体存储器件，包括:一组M个存储块；擦除控制器，被配置为控制从该组M个存储块中同时擦除一子组N个存储块的多块擦除操作，N大于I并小于或等于M (1〈N彡M)，擦除控制器被配置为响应于判断电路的输出而改变用于多块擦除操作的时间，擦除控制器还被配置为在多块擦除操作之后，响应于外部提供的擦除校验命令并响应于N个外部提供的块地址，控制对于一子组N个存储块的擦除校验操作；及用于确定要被擦除的一子组N个存储块的判断电路，判断电路包括标志信号产生器，标志信号产生器被配置成每当接收到所述该子组N个存储块之一的块地址就产生标志信号，判断电路还包括计数器，计数器被配置成对标志信号的数目计数，并向擦除控制器输出所述数目，擦除控制器被配置成响应于所述数目，控制用于多块擦除操作的时间。
通过参考下文结合附图进行的详细描述使本发明的实施例变得更好理解，本发明的更完全的理解及其许多伴随优点将变得更清楚，附图中相同的标号表示相同或者相似的部件。图1是图示根据本发明一些实施例的非易失性半导体存储器的示意方框图；图2是图示适合与图1中的器件一起使用的示例性行译码器电路、示例性块译码器电路和示例性页面缓冲器电路的示意方框图；图3是进一步图不图2的不例性块译码器电路的电路图；图4是图示可以施加到图3的块译码器电路的控制信号的时序图；图5是图示根据本发明一些实施例的非易失性半导体存储器的多块擦除方法的流程图；图6是图示根据本发明一些实施例的非易失性半导体存储器的多块擦除操作的时序图；图7是图示根据本发明其它实施例的非易失性半导体存储器的示意方框图；图8是图示根据本发明一些实施例的非易失性半导体存储器的暂时中止模式的时序图。
具体实施例方式根据本发明一些实施例的非易失性半导体存储器，提供了一种在同时擦除多个存储块之后的新颖的擦除校验方式。根据外部提供的擦除校验命令和块地址，可以执行每个已擦除存储块的擦除校验操作。例如，为了选择一组N个已擦除存储块，从外部提供擦除命令和块地址的N次循环，下面对其进行更完全的描述。此外，根据本发明的一些实施例，根据所要擦除存储块的数目，自动改变同时擦除存储块所需的时间，下面对其进行更完全的描述。图1是图示根据本发明一些实施例的非易失性半导体存储器件的示意方框图。在图1中所图示的非易失性半导体存储器件，是一种NAND类型的闪速存储器件，但很显然本发明的其它实施例可以包括其它存储器件，例如MROM、PROM、FRAM、NOR类型的闪速存储器件等。参照图1，非易失性半导体存储器件100包括存储单元阵列110，其存储数据信息并具有多个存储块BLKO - BLKn。非易失性半导体存储器件100还包括地址缓冲器电路120、预译码器电路130、块译码器电路140、行译码器电路150、擦除控制器电路160、页面缓冲器电路170、列译码器电路180、列选通电路190、输入/输出缓冲器电路200、合格/失败检查电路210和高压产生器电路220。地址缓冲器电路120由擦除控制器电路160控制，并经由输入/输出引脚I/Oi接收行/列地址。预译码器电路130对来自地址缓冲器电路120的行地址RA进行译码，并向块译码器电路140和行译码器电路150输出译码后的地址信号。译码后的地址信号包括用于选择存储块的块地址信息、以及用于选择所选择的存储块的页面(或者字线)的页面地址信息。块译码器电路140由擦除控制器电路160控制，并响应于来自预译码器电路130的块地址信息选择存储块。在本实施例中，块译码器电路140被配置成在多块擦除模式下根据擦除控制 器电路160的控制存储要擦除的存储块的块地址信息。根据操作模式，行译码器电路150用来自高压产生器电路220的字线电压驱动所选择的存储块的页面。页面缓冲器电路170包括若干每个连接到位线(由所有存储块共享)的页面缓冲器，并根据操作模式作为读取放大器和作为写入驱动器操作。例如，在读取操作中，页面缓冲器电路170经由位线从所选择的存储块读取页面数据。在编程操作期间，页面缓冲器电路170锁存要编程的数据，并分别用地电压或者电源电压驱动位线。列译码器电路180对来自地址缓冲器电路120的列地址CA进行译码，列选通电路190响应于来自列译码器电路180的译码后的地址信号,通过位组织单元(bit organization unit)选择页面缓冲器电路170的页面缓冲器。在读取操作期间，由页面缓冲器电路170读取的数据通过列选通电路190和输入/输出缓冲器电路200对外输出。在编程操作期间，将要编程的数据通过列选通电路190和输入/输出缓冲器电路200传输至页面缓冲器电路170。尽管在图中未示出，列译码器电路180包括地址计数器，其顺序增加初始列地址并连续产生列地址。这意谓着所要读取或编程的页面数据是由位组织单元通过列选通电路190顺序传输的。仍然参照图1，合格/失败(pass/fail)检查电路210在擦除校验操作期间接收由页面缓冲器电路170读取的页面数据位，并判断接收的页面数据位是否具有相同的数值(亦即，合格数据位)。合格/失败检查电路210向擦除控制器电路160输出判断结果。高压产生器电路220由擦除控制器电路160控制，并产生多块擦除操作和擦除校验操作时所需要的字线电压和整体电压(bulk voltage)。字线电压通过行译码器电路150传输至所选择的存储块的页面(即，字线)，以及整体电压提供给所选择的存储块的整体。
擦除控制器电路160被配置成控制由多块擦除周期和擦除校验周期组成的多块擦除模式。擦除控制器电路160响应于控制信号(例如CLE、ALE、/CE、/RE、/WE)判断地址/命令/数据输入的时序。擦除控制器电路160响应于多块选择命令控制块译码器电路140，使得在多块擦除周期中要擦除的存储块的块地址通过地址缓冲器电路120和预译码器电路130顺序存储在块译码器电路140中。擦除控制器电路160响应于多块擦除命令控制多块擦除操作，以便同时擦除收到块地址的存储块。在该多块擦除操作时，将所选择的存储块的页面设置为地电压，并将其整体(bulk)设置为高压(例如20V)。例如，在多块擦除操作时，擦除控制器电路160控制块译码器电路140和高压产生器电路220，从而根据所存储的块地址选择存储块，并从而将所选择的存储块的每个的页面设置为地电压，以及将其整体(bulk)设置为高压(例如20V)。在执行该多块擦除操作之后，擦除控制器电路160响应于外部提供的擦除校验命令和块地址，控制每个已擦除存储块的擦除校验操作。亦即，响应于外部擦除校验命令和外部块地址，进行每个已擦除存储块的擦除校验操作。下面对此进行更完全的描述。如上所述，根据外部提供的擦除校验命令和块地址，执行非易失性半导体存储器件100的擦除校验操作。换句话说，从外部接收擦除校验命令和块地址的N个循环，以选择一组N个已擦除的存储块。图2是图示适合与图1中器件一起使用的示例性行译码器电路、示例性块译码器电路和示例性页面缓冲器电路的示意方框图。参照图2，存储块BLKO包括若干串111，每个串包括串选择晶体管SST、地选择晶体管GST和在选择晶体管SST和GST之间串联的若干存储单元(或存储单元晶体管)MC0 —MCm。将串111分别电连接至相应的位线BLO - BLk0位线BLO — BLk被布置成由存储单元阵列110的存储块BLkO - BLkn共享。在每个串111中，将串选择晶体管SST的栅极连接至串选择线SSL，地选择晶体管GST的栅极连接至地选择线GSL，以及存储单元晶体管MCm —MCO的栅极分别连接至相应的字线WLm - WLO。通过选择晶体管STO - STi将串选择线SSL、字线WLm — WLO和地选择线GSL电连接至相应的选择线SO — Si。例如，在多块擦除周期中，使选择线SO和Si浮动，并且将选择线SI — Si — I设置为地电压。选择晶体管STO - STi组成行译码器电路150，其还包括译码器电路151，用于响应于来自预译码器电路130的页面地址信息，向选择线SO - Si传输相应的电压(由图1中的高压产生器电路提供)。将选择晶体管STO - STi的栅极共同连接至块选择线BSC，该选择线由块译码器141控制。块译码器141由擦除控制器电路160控制，并响应于块地址信息使块选择线BSC有效或无效。页面缓冲器电路170包括页面缓冲器PB，每个页面缓冲器连接至各自的位线BLO — BLk，并且向图1中的合格/失败检查电路210输出在擦除校验操作时读取的数据值nWdO — nWDk。利用该数据值判断存储块的擦除操作是否正常执行。在题为“非易失性半导体存储器件及其优化编程方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND ANOPTIMIZING PROGRAMMING METHOD THEREOF) ”的美国专利N0.5299162 中公开了示范性的页面缓冲器和合格/失败检查电路，在此将其引作参考。图3是进一步图示图2的示例性块译码器电路的电路图。图4是图示可以施加到图3的示例性块译码器的控制信号的时序图。参照图3，块译码器141与存储块相应。相应于他存储块的块译码器可以具有与块译码器141相同的结构。块译码器141包括与非(NAND)门GUPMOS晶体管MPl和MP2、NMOS晶体管丽1、由反相器INVl和INV2组成的锁存器LAT (或寄存器)、传输门TGl和TG2以及电平转换器LS。将来自图1中预译码器电路130的译码后的块地址信号Pm、Qm和Rm施加到与非门Gl。PMOS晶体管MPl和MP2串联在电源电压和锁存器LAT的输入节点NDl之间。PMOS晶体管MPl的栅极连接到与非门Gl的输出端，并且PMOS晶体管MP2的栅极被连接来接收控制信号nBLK_IN。NMOS晶体管丽I连接在锁存器LAT的输入节点NDl和地电压之间，并由控制信号BLK_RST控制。`传输门TGl由控制信号MLT_EN控制，并向电平转换器LS传输锁存器LAT的输出。传输门TG2由控制信号N0R_EN控制，并向电平转换器LS传输与非门Gl的输出。电平转换器LS响应于输入信号使块选择线BSC有效。根据操作模式将有效的块选择线BSC的电压电平不同地设置。例如，设置块选择线BSC的电压电平，使得选择线SO - Si的电压没有压降地通过图2中的选择晶体管STO - STi传输至相应的线上。经由电平转换器LS提供给块选择线BSC的电压是从图1中高压产生器电路220提供的。根据这些实施例，由擦除控制器电路160产生控制信号nBLK_IN、BLK_RST、N0R_EN和 MLT_EN。操作中，如果首次接收多块选择命令，则擦除控制器电路160使控制信号BLK_RST有效。控制信号BLK_RST的有效使得NMOS晶体管MNl导通，从而使锁存器LAT复位。在这时候，控制信号MLT_EN和N0R_EN处于低电平。这意谓着传输门TGl和TG2是截止的。其次，接收块地址以选择要擦除的存储块。由预译码器电路130对收到的块地址进行译码，并将译码后块地址信号Pm、Qm和Rm提供给与非门G1。当收到块地址时，擦除控制器电路160使控制信号nBLK_IN有效。如果译码后的块地址信号Pm、Qm和Rm全部是‘1’，则与非门Gl的输出变为低，并由此使PMOS晶体管MPl导通。据此，当控制信号nBLK_IN有效时，锁存器LAT的输入节点NDl具有低至高的转变。在这时候，因为传输门TGl和TG2是截止的，所以块选择线BSC不被电平转换器LS驱动。按照以上描述，如果块地址跟随在多块选择命令之后，则根据擦除控制器电路160的控制，将收到的块地址存储在块译码器141的锁存器LAT中。重复此操作直至将要擦除的存储块的块地址全部存储在相应的块译码器中。一旦将要擦除的存储块的块地址全部存储在相应的块译码器中，擦除控制器电路160响应于多块擦除命令使控制信号MLT_EN有效。在控制信号MLT_EN有效时，将存储在锁存器LAT中的数值通过传输门TGl传输至电平转换器LS。电平转换器LS响应于输入信号使块选择线BSC有效。在这时候，仅仅所选择的存储块的块选择线BSC是有效的。然后，以公知的方式同时擦除所选择的存储块，并且在擦除时间期间使R/nB信号有效为低。图3中，在随后的擦除校验周期期间，控制信号MLT_EN是无效的，而控制信号N0R_EN是有效的。据此，在擦除校验周期期间，根据输入块地址直接使块选择线BSC有效，而不在锁存器LAT中存储该块地址。图5是图示根据本发明某些实施例的非易失性半导体存储器件的多块擦除方法的流程图。图6是图示根据本发明某些实施例的非易失性半导体存储器件的多块擦除操作的时序图。下面，将参照附图更完全地描述根据本发明某些实施例的非易失性半导体存储器件的多块擦除方法。参照图5，如果在过程S401中收到多块选择命令CMD1，则擦除控制器电路160使控制信号BLK_RST有效，因此使块译码器141的锁存器复位。在这时候，使控制信号MLT_EN和N0R_EN保持在低电平，从而块选择线BSC不由要接收的块地址驱动。如果在过程S402中收到用于选择要擦除的存储块的块地址BA1，则预译码器电路130对收到的块地址进行译码，并将译码后的块地址信号Pm、Qm和Rm施加到块译码器141的与非门G1。当译码后的块地址信号Pm、Qm和Rm全部都为高电平时，与非门Gl的输出变为低电平。这使块译码器141的PMOS晶体管MPl导通。同时，擦除控制器电路160使控制信号nBLK_IN有效，因此通过PMOS晶体管MPl和MP2块译码器141中的锁存器LAT的输入节点NDl变为高电平。由此，选择与收到的块地址相应的存储块。重复过程S401和S402，直至收到所有要擦除的存储块的块地址(过程S403)。如果收到了所有要擦除的存储块的块地址，则在过程S404中接收多块擦除命令CMD2。响应于多块擦除命令CMD2，擦除控制器电路160使控制信号MLT_EN有效。当控制信号MLT_EN有效时，通过相应的传输门TGl将在块译码器141的锁存器LAT中的数值传输至相应的电平转换器LS。每个电平转换器LS当其输入信号为低电平时使相应的块选择线BSC有效。据此，使只有要擦除的存储块的块选择线BSC有效。然后，擦除控制器电路160控制行译码器电路150和高压产生器电路220，使得将每个所选择的存储块的字线(或页面)设置为地电压，并将所选择的存储块的整体设置为高电压。由此，在过程S405期间在给定时间内执行多块擦除操作。在这时候，在执行多块擦除操作的同时擦除控制器电路160使R/nB信号有效为低。如果多块擦除操作结束，则擦除控制器电路160使R/nB信号无效为高。R/nB信号无效后，在过程S406中向非易失性半导体存储器件100提供擦除校验命令CMD3。当收到擦除校验命令CMD3时， 擦除控制器电路160使控制信号N0R_EN有效为高。这使块译码器141中与非门I的输出能够通过传输门TG2直接传输至电平转换器LS。如果收到用于选择已擦除存储块之一的块地址BA1，预译码器电路130对收到的块地址BAl进行译码，并基于该译码结果由电平转换器LS使与收到的块地址BAl相应的已擦除存储块的块选择线BSC有效。然后，擦除控制器电路160控制行译码器电路150和高压产生器电路220，从而将所选择的存储块的字线设置为地电压。当该所选择的存储块的字线被设置为地电压时，根据相应串的存储单元是否已被正常擦除，位线具有地电压或电源电压。例如，在正常擦除所有串中的存储单元的情况下，位线具有地电压。另一方面，在所有串中的存储单元的至少一个没有擦除的情况下，位线具有由相应的页面缓冲器预先充电的电压。页面缓冲器电路170的页面缓冲器PB锁存相应位线的电压电平。锁存的值nWDO — nWDk被传输至合格/失败检查电路210。合格/失败检查电路210判断值nWDO — nWDk是否具有相同值(例如，合格数据值)。合格/失败检查电路210的判断结果被存储在擦除控制器电路160中的状态寄存器161中。在过程S408中通过公知的状态读取操作对外输出状态寄存器161中的结果。在过程S409中，基于读出(read-out)的结果判断是否正常执行了所选择的存储块的擦除操作。如果读出结果表明没有正常执行所选择的存储块的擦除操作，则在过程S410中将该所选择的存储块分类为坏块。过程S411使得过程S406 - S410重复执行，直至执行了每个已擦除存储块的擦除校验操作。从以上描述可以了解到，在同时擦除存储块之后，根据从外部提供的擦除校验命令和块地址，执行对每个已擦除存储块的擦除校验操作。例如，为了选择一组N个已擦除的存储块，由外部提供擦除命令和块地址的N次循环。根据每个循环收到的擦除校验命令和块地址，执行擦除校验操作。图7是根据本发明其它实施例的非易失性半导体存储器件的示意方框图。在图7中，由相同标号标记与图1中相同的部件，并省略重复的描述。除增加了标志产生器电路230和计数器240以外，在图7中图示的实施例与图1中图示的实施例相同。标志产生器电路 230和计数器240组成判断电路，用于判断要擦除的存储块的数目，并且擦除控制器电路160响应于判断电路的判断结果改变多块擦除操作所需的时间。标志产生器电路230响应于控制信号(例如，CLE、ALE、/CE、/RE、/WE)，产生通知块地址输入的脉冲形状的标志信号FADD_IN。例如，当ALE和/RE信号是高电平以及CLE和/CE是低电平时，与/WE信号的高至低的转换同步标志产生器电路230产生标志信号FADD_IN。计数器240对标志信号FADD_IN的脉冲数进行计数，并向擦除控制器电路160输出计数值。当首次收到多块选择命令时，由擦除控制器电路160复位计数器240。擦除控制器电路160响应于该计数值控制用于多块擦除操作的时间。例如，擦除控制器电路160根据判断电路的判断结果控制高压产生器电路220，从而可以调整用于擦除操作的施加电压的时间。根据要擦除的存储块的数量，用于擦除操作的时间不同。即，当增加要擦除的存储块的数量时，用于擦除操作的时间就变得更长。与不考虑要擦除存储块的数量而恒定保持擦除时间的常规方法相比较，本发明的实施例通过根据要擦除存储块的数量可变地控制擦除时间能够优化用于多块擦除操作的时间。根据本发明某些实施例的非易失性存储器件支持暂时中止模式(suspend mode)。在暂时中止模式中，暂时中止多块擦除操作，并执行另一操作，例如读取操作。图8是图示根据本发明某些实施例的非易失性半导体存储器的暂时中止模式的时序图。参照图8，在执行多块擦除操作期间，向非易失性半导体存储器件100提供暂时中止命令。当向存储器件100提供暂时中止命令(例如BOh)时，擦除控制电路160暂时中止该多块擦除操作，并执行恢复操作，其中初始化擦除操作所使用的电压。在给定时间(例如，大约300微秒)期间执行恢复操作之后，将在擦除控制电路160的控制下执行另一操作，例如读取操作。尽管暂时中止了该多块擦除操作，但是在块译码器电路150中存储的块选择信息仍然被保持。为此，在另一操作期间，擦除控制电路160使块译码器141的传输门TGl截止，并使其传输门TG2导通。即，在暂时中止该多块擦除操作的情况下，在另一操作时要选择的存储块的块选择信息通过与非门Gl和传输门TG2传输至电平转换器LS。然后，以公知的方式执行读取操作。一旦完成另一操作，向存储器件100提供恢复命令(例如30h)。响应于恢复命令，擦除控制电路160恢复多块擦除操作。根据先前存储的块选择信息，恢复的多块擦除操作被执行，而这是通过使各块译码器141的传输门TGl导通来实现的。在擦除控制电路160的控制下恢复该多块擦除操作。尽管收到读取命令以执行读取操作，但擦除控制电路160仍然控制块译码器电路140，使得在各块译码器141的锁存器中的信息没有被复位。通过许多途径可以实践本发明的实施例。以下是本发明某些实施例的示范性的、非限制的描述。根据某些实施例，一种擦除非易失性半导体存储器件的方法包括:选择存储块以同时擦除所选择的存储块，以及根据从外部提供的擦除校验命令和块地址，对每个已擦除存储块执行擦除校验操作。根据要擦除的存储块的数目，改变擦除操作所需要的时间。根据本发明其它的实施例，一种非易失性半导体存储器件包括:若干存储块和擦除控制器，该擦除控制器被配置成控制其中同时擦除至少两个存储块的多块擦除操作。在多块擦除操作之后，响应于外部提供的擦除校验命令和块地址，擦除控制器控制对每个已擦除存储块的擦除校验操作。该擦除控制器包括状态寄存器，用于存储擦除校验操作的结果。在接收下一个擦除校验命令之前，对外输出该状态寄存器中的擦除校验结果。根据本发明其它的实施例，一种非易失性半导体存储器件包括:若干存储块；判断电路，用于判断要擦除的存储块的数目；擦除控制器，被配置成控制其中同时擦除至少两个存储块的多块擦除操作。擦除控制器基于判断电路的判断结果改变用于多块擦除操作的时间。在多块擦除操作之后，响应于外部提供的擦除校验命令和块地址，擦除控制器控制对每个已擦除存储块的擦除校验操作。判断电路包括标志信号产生器和计数器，每当收到用于选择要擦除的存储块的块地址时，标志信号产生器产生脉冲标志信号，计数器用于对标志信号的脉冲数计数以向擦除控制器输出计数值，擦除控制器响应于该计数值控制用于多块擦除操作的时间。利用几个示范性的实施例对本发明进行了描述。然而，应该理解，本发明的范围并不局限于所公开的实施例。相反，可以对上述公开的实施例做出各种修改和类似的布置，仍然落入本发明所附权利要求的范围。本申请要求2004年5月7日提交韩国专利申请N0.2004 一 32271，以及2004年9月13日提交的韩国 专利申请N0.2004 — 73030的优先权，因此该申请的全部内容出于所有的目的在此引作参考。
权利要求
1.一种非易失性半导体存储器件，包括:一组M个存储块；块译码器，每个块译码器与所述该组M个存储块之一对应，每个块译码器包括用于存储对应的块地址的寄存器；擦除控制器，被配置为控制同时擦除所述该组M个存储块中的一子组N个存储块的多块擦除操作，擦除控制器还被配置为在多块擦除操作之后，响应于外部提供的擦除校验命令并响应于N个外部提供的块地址之一，控制对于所述该子组N个存储块的每个的擦除校验操作，其中N大于I并小于或等于M(1〈NS M)，擦除控制器还被配置为在多块擦除操作期间控制块译码器，使得在与所述该子组N个存储块对应的块译码器中存储块地址，擦除控制器还被配置为当接收到第一多块选择命令时初始化与所述该子组N个存储块对应的每个块译码器的寄存器。
2.根据权利要求1所述的器件，其中擦除控制器包括用于存储擦除校验操作的结果的状态寄存器。
3.根据权利要求2所述的器件，其中状态寄存器被配置为在接收到下一擦除校验命令之前向外部输出所述结果。
4.根据权利要求1所述的器件，擦除控制器还被配置为控制块译码器使得在擦除校验操作期间选择所述该子组N个存储块，而不存储块地址。
5.一种非易失性半导体存储器件，包括:一组M个存储块；擦除控制器，被配置为控制从该组M个存储块中同时擦除一子组N个存储块的多块擦除操作，N大于I并小于或等于M(1〈N SM)，擦除控制器被配置为响应于判断电路的输出而改变用于多块擦除操作的时间，擦除控制器还被配置为在多块擦除操作之后，响应于外部提供的擦除校验命令并响应于N个外部提供的块地址，控制 对于一子组N个存储块的擦除校验操作；及用于确定要被擦除的一子组N个存储块的判断电路，判断电路包括标志信号产生器，标志信号产生器被配置成每当接收到所述该子组N个存储块之一的块地址就产生标志信号，判断电路还包括计数器，计数器被配置成对标志信号的数目计数，并向擦除控制器输出所述数目，擦除控制器被配置成响应于所述数目，控制用于多块擦除操作的时间。
6.根据权利要求5所述的器件，其中标志信号包括脉冲。
7.根据权利要求5所述的器件，其中擦除控制器包括用于存储擦除校验操作的结果的状态寄存器。
8.根据权利要求7所述的器件，其中在接收到下一擦除校验命令之前向外部输出状态寄存器中的数据。
9.根据权利要求5所述的器件，还包括块译码器，每个块译码器与所述该组M个存储块之一对应。
10.根据权利要求9所述的器件，其中擦除控制器被配置为在多块擦除操作控制块译码器，使得在与所述该子组N个存储块对应的块译码器中存储块地址。
11.根据权利要求10所述的器件，其中每个块译码器包括用于存储对应块地址的寄存器。
12.根据权利要求11所述的器件，其中擦除控制器被配置为当接收到第一多块选择命令时，初始化与所述该子组N个存储块对应的每个块译码器的寄存器。
13.根据权利要求5所述的器件，其中在擦除校验操作期间，擦除控制器还被配置为控制块译码器，使得在擦除校验操作期间选择所述该子组N个存储块，而不存储块地址。
全文摘要
本发明提供一种非易失性半导体存储器件，包括一组M个存储块；块译码器，每个块译码器与该组M个存储块之一对应，每个块译码器包括用于存储对应的块地址的寄存器；擦除控制器，被配置为控制同时擦除该组M个存储块中的一子组N个存储块的多块擦除操作，擦除控制器还被配置为在多块擦除操作之后，响应于外部提供的擦除校验命令并响应于N个外部提供的块地址之一，控制对于该子组N个存储块的每个的擦除校验操作，其中N大于1并小于或等于M(1<N≤M)，擦除控制器还被配置为在多块擦除操作期间控制块译码器，使得在与该子组N个存储块对应的块译码器中存储块地址，擦除控制器还被配置为当接收到第一多块选择命令时初始化与该子组N个存储块对应的每个块译码器的寄存器。
文档编号G11C16/16GK103247341SQ20131018286
公开日2013年8月14日 申请日期2005年4月20日 优先权日2004年5月7日
发明者李锡宪, 李真烨, 朴大植, 金泰均, 崔永准 申请人:三星电子株式会社