存储器装置与其操作方法与流程

本发明是有关于一种存储器装置与其操作方法，且特别是有关于一种具有错误校正码的存储器装置与其操作方法。

背景技术：

近年来，相变化存储器(Phase-change memory)因具有低电压、低耗能且制程整合度高...等优点，已成为最具有发展潜力的非易失性存储器技术。一般而言，为了确保相变化存储器中的数据的正确性，现有的存储器装置都会因应相变化存储器中的每一笔数据，来储存相对应的一笔错误校正码(Error Correction Code，简称ECC)。因此，在现有的存储器装置中，相变化存储器中的每一笔数据都对应一笔错误校正码，进而导致现有的存储器装置必须耗费庞大的存储器空间来储存错误校正码，从而限缩存储器装置在微型化上的发展。

技术实现要素：

本发明提供一种存储器装置与其操作方法，依据第一存储器阵列中的原始数据的验证结果，来决定是否将相应于原始数据的错误校正码写入至第二存储器阵列，进而可有效地缩减用以储存错误校正码的存储器空间。

本发明的存储器装置的操作方法，包括下列步骤。执行编程操作以将原始数据写入至存储器装置中的第一存储器阵列。验证第一存储器阵列中的原始数据，并依据验证结果而决定是否产生写入讯号。依据原始数据产生错误校正码，并将错误校正码与写入地址暂存在存储器装置中的缓冲电路。以及，当写入讯号被产生时，将缓冲电路中的错误校正码与写入地址写入至存储器装置中的第二存储器阵列。

另一方面，本发明的存储器装置包括第一存储器阵列、缓冲电路与第二存储器阵列。存储器装置执行编程操作，以将原始数据写入至第一存储 器阵列，且存储器装置验证第一存储器阵列中的原始数据，并依据验证结果而决定是否产生写入讯号。此外，存储器装置依据原始数据产生错误校正码，并将错误校正码与写入地址暂存在缓冲电路中。再者，当写入讯号被产生时，存储器装置将缓冲电路中的错误校正码与写入地址写入至第二存储器阵列。

另一方面，本发明的存储器装置包括第一存储器阵列与第二存储器阵列。该存储器装置执行第一编程操作与第二编程操作，以将第一原始数据与第二原始数据写入至第一存储器阵列。存储器装置验证第一存储器阵列中的第一原始数据与第二原始数据，并依据验证结果而决定是否产生第一写入讯号与第二写入讯号。存储器装置依据第一原始数据与第二原始数据产生第一错误校正码与第二错误校正码，且第一错误校正码的位数不同于第二错误校正码的位数。当第一写入讯号与第二写入讯号被产生时，存储器装置将第一错误校正码与第二错误校正码写入至第二存储器阵列。

基于上述，本发明依据第一存储器阵列中的原始数据的验证结果，来决定是否将相应于原始数据的错误校正码写入至第二存储器阵列。藉此，将可有效地缩减用以储存错误校正码的存储器空间，从而有助于存储器装置在微型化上的发展。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为依据本发明一实施例的存储器装置的示意图。

图2为依据本发明一实施例的存储器装置的操作方法流程图。

图3为依据本发明一实施例的相变化存储单元的示意图。

图4为依据本发明另一实施例的存储器装置的操作方法流程图。

图5为依据本发明一实施例的存储器阵列的示意图。

【符号说明】

100：存储器装置

111、112：存储器阵列

121、122：缓冲电路

130：编码电路

140：错误校正电路

200：外部电路

ADD1、ADD2：写入地址

DA1、DA2：原始数据

S1、S2：写入讯号

S210～S240：图2中的各步骤

310：场效晶体管

320：相变化存储元件

BL、BL51、BL52：位线

WL：字线

GND：接地端

S410、S420、S421、S422：图4中的各步骤

510、520：记忆区块

511、521：存储单元

530：感测电路

531：比较器

C1：校正位

C1B：校正位的补码

V51、V52：感测电压

Dout：输出位

具体实施方式

图1为依据本发明一实施例的存储器装置的示意图。参照图1，存储器装置100包括存储器阵列111与112、缓冲电路121与122、编码电路130以及错误校正电路140。其中，存储器阵列111可用以储存原始数据，且存储器阵列112可用以储存相应于原始数据的错误校正码(Error Correction Code，简称ECC)。值得注意的是，存储器装置100是依据原始数据的编程操作的验证结果，来决定是否将相应于原始数据的错误校正码写入至存储器阵列112。藉此，存储器装置100将无须耗费庞大的存储器 空间来储存错误校正码，进而有助于缩减用以储存错误校正码的存储器阵列112的尺寸，并有助于存储器装置100的微型化。

图2为依据本发明一实施例的存储器装置的操作方法流程图，且以下将参照图1与图2来说明存储器装置100的编程程序的细部操作。如图1所示，外部电路200(例如，中央处理器或是其它讯号处理电路)可依据写入地址ADD1选取存储器阵列111中的记忆区块，并将原始数据DA1储存至所述的记忆区块中。

具体而言，如步骤S210所示，存储器装置100会执行一编程操作，以将一原始数据DA1写入至存储器阵列111(亦即，第一存储器阵列)。其中，存储器装置100可先将原始数据DA1暂存至缓冲电路121中，之后再将暂存在缓冲电路121中的原始数据DA1写入至存储器阵列111中。此外，存储器阵列111可例如是一相变化存储器阵列(phase-change memory array)。亦即，在一实施例中，存储器阵列111包括多个相变化存储单元(phase-change memory cell)，且每一相变化存储单元包括一场效晶体管(或是其它存取装置，例如二极管或是双载子结晶体管)以及一相变化存储元件。

举例来说，图3为依据本发明一实施例的相变化存储单元的示意图。如图3所示，相变化存储单元包括场效晶体管310与相变化存储元件320。其中，相变化存储元件320的第一端电性连接位线BL，相变化存储元件320的第二端透过场效晶体管310电性连接至接地端GND，且场效晶体管310的控制端电性连接字线WL。此外，相变化存储元件320的储存状态包括低电阻状态(例如，逻辑0)与高电阻状态(例如，逻辑1)。在编程操作中，存储器装置100可依据写入地址ADD1选取到相变化存储元件320，并可依据原始数据DA1中的一数据位提供相应的电压至位线BL与字线WL。例如，当数据位为逻辑1时，存储器装置100可利用字线WL上的电压导通(turn on)场效晶体管310，并可透过位线BL提供一复位(reset)电压至相变化存储元件320。藉此，相变化存储元件320将可从低电阻状态转变为高电阻状态。

再者，如步骤S220所示，存储器装置100会对写入至存储器阵列111中的原始数据DA1进行验证，并会依据验证结果而决定是否产生一写入讯号S1。就步骤S220的细部流程而言，存储器装置100会执行一验证操 作，以判别原始数据DA1的编程操作是否失败。此外，当判别结果为编程操作失败时，存储器装置100会重复执行编程操作与验证操作，直到原始数据DA1的编程操作成功为止。此外，当重复执行原始数据DA1的编程操作的次数大于或是等于1时，存储器装置100将产生写入讯号S1。换言之，在原始数据DA1的编程程序中，倘若原始数据DA1的编程操作有出现过失败的情况，则存储器装置100就会产生写入讯号S1。

另一方面，如步骤S230所示，存储器装置100会依据原始数据DA1产生错误校正码，并将错误校正码与写入地址ADD1暂存在缓冲电路122。其中，存储器装置100可在执行步骤S210或是步骤S220的过程中同时执行步骤S230，或是存储器装置100也可在执行步骤S210或是步骤S220之前执行步骤S230。再者，如步骤S240所示，当写入讯号S1被产生时，存储器装置100会将缓冲电路122中的错误校正码与写入地址ADD1写入至存储器阵列112(亦即，第二存储器阵列)。

换言之，存储器装置100会先透过缓冲电路122暂存相应于原始数据DA1的错误校正码与写入地址ADD1。此外，当原始数据DA1的编程操作有出现过失败的情况时，存储器装置100会将相应于原始数据DA1的错误校正码与写入地址ADD1写入至存储器阵列112。相对地，当原始数据DA1的编程操作并未出现失败的情况时，亦即当写入讯号S1不被产生时，存储器装置100则不会将相应于原始数据DA1的错误校正码与写入地址ADD1写入至存储器阵列112。

存储器装置100可重复执行步骤S210～S240，以将另一原始数据写入至存储器阵列111，并选择性地将所述另一原始数据的错误校正码写入至存储器阵列112。藉此，存储器装置100将可透过存储器阵列111来储存多笔原始数据，并可透过存储器阵列112来储存部分原始数据所对应的错误校正码。此外，储存在存储器阵列112的错误校正码的位数可以是部分不同或完全不相同。

举例来说，存储器装置100可重复执行步骤S210，以透过另一编程操作将原始数据DA2写入至存储器阵列111。再者，存储器装置100可重复执行步骤S220，以对写入至存储器阵列111中的原始数据DA2进行验证，并依据验证结果而决定是否产生一写入讯号S2。例如，存储器装置100 可执行另一验证操作，以判别原始数据DA2的编程操作是否失败。当原始数据DA2的编程操作失败时，存储器装置100会重复执行原始数据DA2的编程操作与验证操作，直到原始数据DA2的编程操作成功为止。此外，当重复执行原始数据DA2的编程操作的次数大于或是等于1时，存储器装置100将产生写入讯号S2。

再者，存储器装置100可重复执行步骤S230，以依据原始数据DA2产生对应的错误校正码，并将原始数据DA2所对应的错误校正码与写入地址ADD2暂存在缓冲电路122。此外，存储器装置100可重复执行步骤S240，以在写入讯号S2被产生时，将原始数据DA2所对应的错误校正码与写入地址ADD2写入至存储器阵列112。其中，原始数据DA2所对应的错误校正码的位数可不同于原始数据DA1所对应的错误校正码的位数。

值得注意的是，相变化存储器阵列不具有读取扰动(read disturb)的效应，因此相变化存储器产生错误位的起因主要是取决于相变化存储器的编程操作。因此，存储器装置100利用每一笔原始数据的编程操作的验证结果，来决定是否将相应于原始数据的错误校正码写入至存储器阵列112。如此一来，存储器装置100将无须针对每一笔原始数据都储存相对应的一笔错误校正码。亦即，存储器装置100仅需针对存储器阵列111中的部分原始数据都储存相对应的错误校正码。藉此，将可利用错误校正码来确保原始数据的正确性，并可有效地缩减用来储存错误校正码的存储器空间。

值得一提的是，当写入讯号S1被产生时，错误校正码与写入地址ADD1会被写入至存储器阵列112(亦即，第二存储器阵列)，且写入地址ADD1会被设定为相应于错误校正码的预设地址。换言之，存储器阵列112可储存多个错误校正码与多个预设地址，且每一个错误校正码具有相对应的一个预设地址。亦即，存储器装置100具有可寻址(addressable)的错误校正码。因此，当外部电路200传送一读取地址时，存储器装置100可依据读取地址来查询存储器阵列112中的多个预设地址。此外，当从存储器阵列112中搜寻到相应的预设地址时，存储器装置100将可利用存储器阵列112中的错误校正码来校正读取数据，并据以输出校正后的读取数据。相对地，当没有搜寻到相应的预设地址时，存储器装置100则可直接输出读取数据。

举例来说，图4为依据本发明另一实施例的存储器装置的操作方法流程图，且以下将参照图1与图4来说明存储器装置100的读取程序的细部操作。在操作上，存储器装置100可接收一读取地址，且所述读取地址可相同于写入地址ADD1。据此，如步骤S410所示，存储器装置100将可依据读取地址读取储存在存储器阵列111中的原始数据DA1，以取得一读取数据。此外，如步骤S420所示，存储器装置100可依据读取地址而决定是否校正读取数据。

举例来说，就步骤S420的细部步骤而言，如步骤S421所示，存储器装置100会将读取地址与存储器阵列112(亦即，第二存储器阵列)中的多个预设地址逐一进行比对，以判别原始数据DA1的写入地址是否被储存在存储器阵列112中。此外，当读取地址与所述多个预设地址的其一相同时，则代表原始数据DA1的写入地址被储存在存储器阵列112中。此时，如步骤S422所示，存储器装置100将可从存储器阵列112中读取出原始数据DA1的错误校正码，并利用所读取到的错误校正码来校正读取数据。另一方面，当读取地址不同于所述多个预设地址时，则代表原始数据DA1的错误校正码并未写入至存储器阵列112。因此，此时的存储器装置100会直接输出读取数据。

存储器装置100也可重复执行步骤S410～S420。举例来说，存储器装置100可重复执行步骤S410，以依据另一读取地址读取储存在存储器阵列111中的原始数据DA2，进而取得另一读取数据。再者，存储器装置100可重复执行步骤S420，以依据所述另一读取地址而决定是否校正所述另一读取数据。

值得注意的是，存储器装置100可利用存储器阵列112中的两记忆区块来分别储存错误校正码与错误校正码的补码，以确保从存储器阵列112中所读取出的数据的正确性。

举例来说，图5为依据本发明一实施例的存储器阵列的示意图。如图5所示，存储器阵列112包括记忆区块510、记忆区块520与感测电路530。其中，记忆区块510用以储存错误校正码，且记忆区块520用以储存错误校正码的补码。例如，在一实施例中，错误校正码包括多个校正位。此外，以所述多个校正位中的一个校正位C1为例来看，记忆区块510中的存储 单元511用以储存校正位C1，且记忆区块520中的存储单元521用以储存校正位C1的补码C1B。再者，存储单元511电性连接位线BL51，且存储单元521电性连接位线BL52。

感测电路530包括多个比较器，例如比较器531。此外，所述多个比较器可透过行译码器(未绘示出)分别电性连接到记忆区块510中的多个位线与记忆区块520中的多个位线。例如，当存储器装置100要读取存储单元511中的数据时，比较器531的两输入端将分别电性连接到位线BL51与位线BL52，以接收来自位线BL51的感测电压V51与来自位线BL52的感测电压V52。

在一实施例中，存储器阵列112也可例如是一相变化存储器阵列。因此，当存储单元511所储存的校正位C1为逻辑0(例如，低电阻状态)时，来自位线BL51上的感测电压V51将相对应地变小。此外，由于存储单元521是用以储存校正位C1的补码C1B，因此来自位线BL52上的感测电压V52将相对应地变大。据此，比较器531将可响应于感测电压V51与V52产生具有低准位的输出讯号，亦即比较器531所产生的输出位Dout将为逻辑0。

相对地，当存储单元511所储存的校正位C1为逻辑1(例如，高电阻状态)时，来自位线BL51上的感测电压V51将相对应地变大。此外，由于存储单元521是用以储存校正位C1的补码C1B，因此来自位线BL52上的感测电压V52将相对应地变小。据此，比较器531将可响应于感测电压V51与V52产生具有高准位的输出讯号，亦即比较器531所产生的输出位Dout将为逻辑1。

换言之，感测电路530不是以一固定的参考电压来比对错误校正码的感测电压，进而可确保从存储器阵列112中所读取出的数据的正确性。

此外，参照图5实施例来看，本案的利用第二存储器阵列中的错误校正码来校正读取数据的步骤包括：透过多个第一位线(例如，位线BL51为所述多个第一位线的其中之一)电性连接至用以储存错误校正码的第一记忆区块(例如，记忆区块510)，并透过多个第二位线(例如，位线BL52为所述多个第二位线的其中之一)电性连接至用以储存错误校正码的补码的第二记忆区块(例如，记忆区块520)；依据来自所述多个第一位线的多个 第一感测电压(例如，感测电压V51为所述多个第一感测电压的其中之一)与来自所述多个第二位线的多个第二感测电压(例如，感测电压V52为所述多个第二感测电压的其中之一)来产生多个输出位(例如，输出位Dout为所述多个输出位的其中之一)；以及，利用所述多个输出位来校正读取数据。

综上所述，本发明透过编程操作将原始数据写入至存储器阵列，并利用缓冲电路来暂存相应于原始数据的错误校正码与写入地址。此外，当原始数据的编程操作有出现过失败的情况时，相应于原始数据的错误校正码与写入地址将被写入至另一存储器阵列。如此一来，存储器装置将无须针对每一笔原始数据都储存相对应的一笔错误校正码，进而可有效地缩减用以储存错误校正码的存储器空间，从而有助于存储器装置在微型化上的发展。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。