移位寄存器及其驱动方法、栅极驱动电路与流程

本发明属于栅极驱动电路技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。

背景技术：

栅极驱动电路(GOA)是直接制作在阵列基板上的用于驱动栅线的电路，其由多个级联的移位寄存器构成。其中，为使实现100％的降噪，可通过控制端和相关晶体管在在保持阶段将高电平引入下拉节点，进而将定电平端的低电平信号引入输出端。

如图1所示，现有移位寄存器具有第一控制端VDD1和第二控制端VDD2，以及相应的第一下拉节点PD1和第二下拉节点PD2。其中，第一控制端VDD1和第二控制端VDD2轮流输入高电平(每次维持多个时钟周期)，从而使第一下拉节点PD1和第二下拉节点PD2轮流为高电平，以持续的将定电平端VSS的低电平信号引入输出端OUTPUT。这样，与每个控制端对应的晶体管都只在部分时间工作，而不会长时间处于偏压状态，可避免晶体管的失效，提高电路可靠性。

显然，以上移位寄存器通过设置两个控制端避免晶体管长时间工作，故其中也就必然要有“两套”用于降噪的晶体管，这导致其器件数量多，至少要15个晶体管(15T1C)，且占用的布线空间大，不利于实现窄边框(尤其是超窄边框)设计。

技术实现要素：

本发明至少部分解决现有的移位寄存器结构复杂，占用布线空间大的问题，提供一种结构简单，占用布线空间小，易于实现超窄边框设计的移位寄存器及其驱动方法、栅极驱动电路。

解决本发明技术问题所采用的技术方案是一种移位寄存器，其包括：

存储电容，其第一极连接上拉节点，第二极连接输出端；

引出单元，其连接下拉节点、输入端、输出端，用于根据下拉节点的电平将输出端的信号引入输入端；

输入单元，其连接输入端和上拉节点，用于根据输入端的信号控制上拉节点的电平；

复位单元，其连接复位端、定电平端、上拉节点，用于根据复位端的信号将定电平端的信号引入上拉节点；

输出单元，其连接时钟端、输出端、上拉节点，用于根据上拉节点的电平将时钟端的信号引入输出端；

下拉控制单元，其连接控制端、上拉节点、定电平端、下拉节点，用于根据控制端的信号和上拉节点的电平将定电平端的信号引入下拉节点；

下拉单元，其连接下拉节点、上拉节点、输出端、定电平端，用于根据下拉节点的电平将定电平端的信号引入上拉节点和输出端。

优选的是，所述引出单元包括第十晶体管，其中，所述第十晶体管的栅极连接下拉节点，第一极连接输入端，第二极连接输出端。

进一步优选的是，所述输入单元包括第一晶体管，其中，所述第一晶体管的栅极连接输入端，第一极连接输入端，第二极连接上拉节点。

进一步优选的是，所述复位单元包括第二晶体管，其中，所述第二晶体管的栅极连接复位端，第一极连接上拉节点，第二极连接定电平端。

进一步优选的是，所述输出单元包括第三晶体管，其中，所述第三晶体管的栅极连接上拉节点，第一极连接时钟端，第二极连接输出端。

进一步优选的是，所述下拉控制单元包括第四晶体管、第五晶体管、第六晶体管、第七晶体管，其中，所述第四晶体管的栅极连接控制端，第一极连接控制端，第二极连接第六晶体管的第一极；所述第五晶体管的栅极连接第六晶体管的第一极，第一极连接控制端，第二极连接下拉节点；所述第六晶体管的栅极连接上拉节点，第二极连接定电平端；所述第七晶体管的栅极连接上拉节点，第一极连接下拉节点，第二极连接定电平端。

进一步优选的是，所述下拉单元包括第八晶体管、第九晶体管，其中，所述第八晶体管的栅极连接下拉节点，第一极连接上拉节点，第二极连接定电平端；所述第九晶体管的栅极连接下拉节点，第一极连接输出端，第二极连接定电平端。

进一步优选的是，所有晶体管均为N型晶体管；或者，所有晶体管均为P型晶体管。

解决本发明技术问题所采用的技术方案是一种栅极驱动电路，包括多个级联的上述移位寄存器，其中，

所述移位寄存器的输出端连接其下第一级移位寄存器的输入端；

所述移位寄存器的复位端连接其下第二级移位寄存器的上拉节点；

奇数级移位存器的时钟端连接第一时钟信号，偶数级移位存器的时钟端连接第二时钟信号；

奇数级移位存器的时钟端连接第一控制信号，偶数级移位存器的时钟端连接第二控制信号，在任意时刻，所述第一控制信号和第二控制信号中一个为高电平，另一个为低电平。

解决本发明技术问题所采用的技术方案是一种上述移位寄存器的驱动方法，其包括：

输入阶段，输入单元将输入端的信号引入上拉节点；

输出阶段，输出单元将时钟端的信号引入输出端；

复位阶段，复位单元将定电平端的信号引入上拉节点；

保持阶段，下拉单元将定电平端的信号引入输出端。

优选的是，当上述移位寄存器中所有晶体管均为N型晶体管时，所述定电平端持续提供低电平信号；所述移位寄存器的驱动方法包括：

输入阶段：输入端提供高电平信号，时钟端提供低电平信号，复位端提供低电平信号；

输出阶段：输入端提供低电平信号，时钟端提供高电平信号，复位端提供低电平信号；

复位阶段：输入端提供低电平信号，时钟端提供低电平信号，复位端提供高电平信号；

保持阶段：输入端提供低电平信号，复位端提供低电平信号；

或者，

当上述移位寄存器中所有晶体管均为P型晶体管时，所述定电平端持续提供高电平信号；所述移位寄存器的驱动方法包括：

输入阶段：输入端提供低电平信号，时钟端提供高电平信号，复位端提供高电平信号；

输出阶段：输入端提供高电平信号，时钟端提供低电平信号，复位端提供高电平信号；

复位阶段：输入端提供高电平信号，时钟端提供高电平信号，复位端提供低电平信号；

保持阶段：输入端提供高电平信号，复位端提供高电平信号。。

本发明的移位寄存器中，可通过引出单元将输出端与输入端(也就是上一级移位寄存器的输出端)相连，从而在不同时刻，一个移位寄存器或者为本身和上一级移位寄存器降噪，或者由下一级移位寄存器降噪。这样，可在每个移位寄存器只有一个控制端的情况下，通过晶体管轮流工作实现100％降噪；由此，该移位寄存器的器件数量少(10T1C)，结构简单，占用布线空间小，易于实现超窄边框设置。

附图说明

图1为现有的一种移位寄存器的电路图；

图2为本发明的实施例的一种移位寄存器的电路图；

图3为三个级联的本发明的实施例的移位寄存器的时序图；

图4为本发明的实施例的一种栅极驱动电路的构成框图；

其中，附图标记为：1、引出单元；2、输入单元；3、复位单元；4、输出单元；5、下拉控制单元；6、下拉单元；M1、第一晶体管；M2、第二晶体管；M3、第三晶体管；M4、第四晶体管；M5、第五晶体管；M6、第六晶体管；M7、第七晶体管；M8、第八晶体管；M9、第九晶体管；M10、第十晶体管；C、存储电容；OUTPUT、输出端；INPUT、输入端；VSS、定电平端；VDD、控制端；CLK、时钟端；RESET、复位端；PD、下拉节点；PU、上拉节点。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。

实施例1：

如图2至图4所示，本实施例提供一种移位寄存器，其包括：

存储电容C，其第一极连接上拉节点PU，第二极连接输出端OUTPUT；

引出单元1，其连接下拉节点PD、输入端INPUT、输出端OUTPUT，用于根据下拉节点PD的电平将输出端OUTPUT的信号引入输入端INPUT；

输入单元2，其连接输入端INPUT和上拉节点PU，用于根据输入端INPUT的信号控制上拉节点PU的电平；

复位单元3，其连接复位端RESET、定电平端VSS、上拉节点PU，用于根据复位端RESET的信号将定电平端VSS的信号引入上拉节点PU；

输出单元4，其连接时钟端CLK、输出端OUTPUT、上拉节点PU，用于根据上拉节点PU的电平将时钟端CLK的信号引入输出端OUTPUT；

下拉控制单元5，其连接控制端VDD、上拉节点PU、定电平端VSS、下拉节点PD，用于根据控制端VDD的信号和上拉节点PU的电平将定电平端VSS的信号引入下拉节点PD；

下拉单元6，其连接下拉节点PD、上拉节点PU、输出端OUTPUT、定电平端VSS，用于根据下拉节点PD的电平将定电平端VSS的信号引入上拉节点PU和输出端OUTPUT。

本实施例的移位寄存器中，可通过引出单元将输出端OUTPUT与输入端INPUT(也就是上一级移位寄存器的输出端OUTPUT)相连，从而在不同时刻，一个移位寄存器或者为本身和上一级移位寄存器降噪，或者由下一级移位寄存器降噪。这样，可在每个移位寄存器只有一个控制端VDD的情况下，通过晶体管轮流工作实现100％降噪；由此，该移位寄存器的器件数量少(10T1C)，结构简单，占用布线空间小，易于实现超窄边框设置。

如图2所示，优选的，引出单元1包括第十晶体管M10，其中，第十晶体管M10的栅极连接下拉节点PD，第一极连接输入端INPUT，第二极连接输出端OUTPUT。

进一步优选的，输入单元2包括第一晶体管M1，其中，第一晶体管M1的栅极连接输入端INPUT，第一极连接输入端INPUT，第二极连接上拉节点PU。

进一步优选的，复位单元3包括第二晶体管M2，其中，第二晶体管M2的栅极连接复位端RESET，第一极连接上拉节点PU，第二极连接定电平端VSS。

进一步优选的，输出单元4包括第三晶体管M3，其中，第三晶体管M3的栅极连接上拉节点PU，第一极连接时钟端CLK，第二极连接输出端OUTPUT。

进一步优选的，下拉控制单元5包括第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7，其中，第四晶体管M4的栅极连接控制端VDD，第一极连接控制端VDD，第二极连接第六晶体管M6的第一极；第五晶体管M5的栅极连接第六晶体管M6的第一极，第一极连接控制端VDD，第二极连接下拉节点PD；第六晶体管M6的栅极连接上拉节点PU，第二极连接定电平端VSS；第七晶体管M7的栅极连接上拉节点PU，第一极连接下拉节点PD，第二极连接定电平端VSS。

进一步优选的，下拉单元6包括第八晶体管M8、第九晶体管M9，其中，第八晶体管M8的栅极连接下拉节点PD，第一极连接上拉节点PU，第二极连接定电平端VSS；第九晶体管M9的栅极连接下拉节点PD，第一极连接输出端OUTPUT，第二极连接定电平端VSS。

进一步优选的，所有晶体管均为N型晶体管；或者，所有晶体管均为P型晶体管。

也就是说，本实施例的移位寄存器中，所有的晶体管优选是相同类型的，图2中以全部晶体管均为N型晶体管为例进行说明。当然，如果其中所有的晶体管均为P型晶体管，也是可行的。

如图4所示，本实施例还提供一种栅极驱动电路，包括多个级联的上述移位寄存器，其中，

移位寄存器的输出端OUTPUT连接其下第一级移位寄存器的输入端INPUT；

移位寄存器的复位端RESET连接其下第二级移位寄存器的上拉节点PU；

奇数级移位存器的时钟端CLK连接第一时钟信号，偶数级移位存器的时钟端CLK连接第二时钟信号；

奇数级移位存器的时钟端CLK连接第一控制信号，偶数级移位存器的时钟端CLK连接第二控制信号，在任意时刻，所述第一控制信号和第二控制信号中一个为高电平，另一个为低电平。

也就是说，将多个以上的移位寄存器级联在一起，组成栅极驱动电路，该的栅极驱动电路的每个移位寄存器的输出端OUTPUT连接一条栅线(图中未示出)以进行驱动。

其中，除最后一级移位寄存器外，每级移位寄存器的输出端OUTPUT均连接其下一级移位寄存器的输入端INPUT，为下一级移位寄存器的输入端INPUT提供信号。当然，最后一级移位寄存器的输出端OUTPUT并不连接其它移位寄存器的输入端INPUT，而第一级位寄存器的输入端INPUT则通过外加的单独信号控制，也不连接其它移位寄存器的输出端OUTPUT。

同时，除了最后两级移位寄存器外，每级移位寄存器的复位端RESET还连接其下二级移位寄存器(指其下的第二级移位寄存器，而不是两个移位寄存器)的上拉节点PU，即用下两级移位寄存器的上拉节点PU的电平作为复位端RESET的输入信号。当然，最后两级移位寄存器的复位端RESET并不连接其它移位寄存器的上拉节点PU，而是通过外加的单独信号控制，同时，最前两级移位寄存器的上拉节点PU也不连接其它移位寄存器的复位端RESET。

另外，每个移位寄存器的时钟端CLK均要连接时钟信号，而奇数级和偶数级移位寄存器连接的时钟信号的电平是相反的。

在该栅极驱动电路中，每个移位寄存器的控制端VDD还要连接控制信号，且其中奇数级和偶数级移位寄存器连接的控制信号的电平是相反的。也就是说，在任意时刻，若奇数级移位寄存器的控制端VDD为高电平，则偶数级移位寄存器的控制端VDD为低电平；而若奇数级移位寄存器的控制端VDD为低电平，则偶数级移位寄存器的控制端VDD为高电平。这样，对于任意两相邻级的移位寄存器，其控制端VDD的信号的电平必然是相反的。

由此，当与第一控制信号相连的奇数移位寄存器能进行降噪(如第一控制信号为高电平)时，它们既为自身降噪，同时也为上一级的偶数级移位寄存器降噪；而当与第二控制信号相连的偶数移位寄存器能进行降噪时(如第二控制信号为高电平)，则它们也可为上一级的奇数级移位寄存器降噪；由此，不论第一控制信号和第二控制信号的状况如何，全部移位寄存器都能实现降噪。

其中，在一帧画面中，第一控制信号与第二控制信号的电平关系可进行多次切换(每次维持多个时钟周期)，以使各移位寄存器中用于降噪的晶体管(主要是第五晶体管M5)交替工作而不会长时间处于偏压状态，避免晶体管的损坏。

本实施例还提供一种上述移位寄存器的驱动方法，其包括：

输入阶段，输入单元将输入端INPUT的信号引入上拉节点PU；

输出阶段，输出单元将时钟端CLK的信号引入输出端OUTPUT；

复位阶段，复位单元将定电平端VSS的信号引入上拉节点PU；

保持阶段，下拉单元将定电平端VSS的信号引入输出端OUTPUT。

如图3所示，下面以上述的所有晶体管均为N型晶体管的移位寄存器为例，对移位寄存器的具体工作过程进行详细的介绍。其中，对于该移位寄存器，其驱动过程中定电平端VSS持续提供低电平信号，而该移位寄存器的驱动方法具体包括以下步骤：

S101、输入阶段：输入端INPUT提供高电平信号，时钟端CLK提供低电平信号，复位端RESET提供低电平信号。

本阶段中，输入端INPUT提供高电平信号(即上一级移位寄存器输出的导通信号)，故第一晶体管M1导通，使上拉节点PU为高电平。进而第三晶体管M3导通，将时钟端CLK的低电平信号引入输出端OUTPUT，存储电容C充电，移位寄存器输出低电平。

同时，由于上拉节点PU为高电平，第六晶体管M6、第七晶体管M7导通，故不论该移位寄存器的控制端VDD的信号如何，第四晶体管M4和第五晶体管M5均关断，下拉节点PD为低电平，第十晶体管M10关断，不会影响上一级移位寄存器(此时上一级移位寄存器处于输出阶段)。而由于此时本级移位寄存器直接输出低电平，故不论下一级移位寄存器是否能为本级移位寄存器降噪，都不影响其输出。

S102、输出阶段：输入端INPUT提供低电平信号，时钟端CLK提供高电平信号，复位端RESET提供低电平信号。

本阶段中，输入端INPUT变为低电平，故第一晶体管M1关断，上拉节点PU无法发放电而保持高电平，第三晶体管M3持续开启，将变为高电平的时钟端CLK信号引入输出端OUTPUT，移位寄存器输出高电平(导通信号)，并驱动下一级移位寄存器进入输入阶段。

同时，由于存储电容C的自举作用，上拉节点PU的电平进一步升高(但仍属于高电平)，第六晶体管M6、第七晶体管M7保持导通，故不论此时控制端VDD的信号如何，下拉节点PD都为低电平，移位寄存器高电平的输出不会影响上一级移位寄存器(此时上一级移位寄存器处于复位阶段)。而此时下一级移位寄存器此时处于输入阶段，故也不会对本级移位寄存器造成影响。

S103、复位阶段：输入端INPUT提供低电平信号，时钟端CLK提供低电平信号，复位端RESET提供高电平信号。

本阶段中，复位端RESET提供高电平信号(即下两级移位寄存器的上拉节点PU电平)使第二晶体管M2导通，将定电平端VSS的低电平信号引入上拉节点PU，上拉节点PU变为低电平，第三晶体管M3、第六晶体管M6、第七晶体管M7均关断。

其中，如果此时本级移位寄存器的控制端VDD为高电平，则第四晶体管M4和第五晶体管M5导通，高点平信号进入下拉节点PD，使第八晶体管M8和第九晶体管M9开启，将定电平端VSS的低电平信号分别引入上拉节点PU和输出端OUTPUT，存储电容C复位，移位寄存器输出低电平且为自身降噪。同时，下拉节点PD的高电平还使第十晶体管M10导通，故输出端OUTPUT的低电平可经过第十晶体管M10和输入端INPUT进入上一级移位寄存器的输出端OUTPUT，为上一级移位寄存器降噪(此时上一级移位寄存器刚进入保持阶段且控制端VDD为低电平)。而如果此时本级移位寄存器的控制端VDD为低电平，则下拉节点PD为低电平，输出端OUTPUT与上拉节点PU一样降低为低电平，存储电容C复位，移位寄存器输出低电平。其中，下一级移位寄存器此时处于输出阶段，故不会影响本级移位寄存器。

S104、保持阶段：输入端INPUT提供低电平信号，复位端RESET提供低电平信号。

本阶段中输入端INPUT和复位端RESET均为低电平，故上拉节点PU保持低电平，第三晶体管M3关断，不论时钟端CLK为什么信号，都不会影响输出端OUTPUT。

其中，当本级移位寄存器的控制端VDD为高电平时，下拉节点PD为高电平，可将定电平端VSS的低电平引入输出端OUTPUT以及上一级移位寄存器的输出端OUTPUT，从而为本级移位寄存器和上一级移位寄存器降噪(上一级移位寄存器此时也处于保持阶段)。

反之，当该移位寄存器的控制端VDD为低电平时，则其下一级移位寄存器的控制端VDD为必然为高电平，且处于复位阶段或保持阶段，从而可由下一级移位寄存器为本级移位寄存器降噪。

当然，由于复位端RESET连接的是下两级移位寄存器的上拉节点PU，故在保持阶段开始使，复位端RESET的电平实际会进一步升高(但仍属于高电平)，不过其不影响移位寄存器的输出。

在一帧画面中，第一控制信号和第二控制信号交替为高电平，故一移位寄存器控制端VDD的信号也是交替为高电平和为低电平的(每次维持多个时钟周期)，这样可使各移位寄存器中用于降噪的晶体管(主要是第五晶体管M5)交替工作而不会长时间处于偏压状态，避免晶体管的损坏。

当然，对以上所有晶体管均为P型晶体管的移位寄存器，其驱动过程中定电平端VSS持续提供低电平信号，而该移位寄存器的驱动方法具体包括以下步骤：

输入阶段：输入端INPUT提供低电平信号，时钟端CLK提供高电平信号，复位端RESET提供高电平信号。

输出阶段：输入端INPUT提供高电平信号，时钟端CLK提供低电平信号，复位端RESET提供高电平信号。

复位阶段：输入端INPUT提供高电平信号，时钟端CLK提供高电平信号，复位端RESET提供低电平信号。

保持阶段：输入端INPUT提供高电平信号，复位端RESET提供高电平信号。

该移位寄存器的结构与以上例子相同，只是晶体管类型和电平高低均与以上例子相反，因此，其工作过程与以上例子实际是相同的，在此不在详细描述。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。