本申请要求2017年1月11日提交给韩国知识产权局的申请号为10-2017-0004431的韩国专利的优先权，其全部内容通过引用整体合并于此。
本公开的实施例涉及一种对数据执行错误校正操作的半导体器件。
背景技术：
近来，为了增大半导体器件的工作速度，使用了ddr2或ddr3发信号，其中在每个时钟周期内输入/输出4比特位或8比特位数据。在数据的输入/输出速度增大的情况下，在数据传输过程期间出现错误的概率增大。因此，额外要求用于保证数据传输的可靠性的单独器件和方法。
公开了一种在每次传输数据时产生能够检查错误出现的错误码并将错误码随数据一起传输、从而确保数据传输的可靠性的方法。错误码包括能够检测出现的错误的错误检测码(edc)以及能够在错误已经出现时通过自身来校正错误的错误校正码(ecc)。
技术实现要素：
各种实施例针对一种通过将数据延迟执行错误校正操作所花费的时间来执行写入操作和读取操作的半导体器件。
在一个实施例中，一种半导体器件可以包括：写入读取控制电路，适用于输出响应于写入命令而被使能的写入使能信号以及测试模式信号；以及错误校正电路，适用于执行响应于写入使能信号而确定输入数据的错误信息的计算操作然后输出包括错误信息的内部奇偶校验信号，以及响应于写入使能信号而通过延迟输入数据来输出内部数据。
在一个实施例中，一种半导体器件可以包括：写入读取控制电路，适用于输出分别响应于写入命令和读取命令而使能的写入使能信号和读取使能信号以及输出测试模式信号；以及错误校正电路，适用于响应于写入使能信号而执行确定输入数据的错误信息的第一计算操作然后输出包括错误信息的内部奇偶校验信号，响应于写入使能信号而通过延迟输入数据来输出内部数据，以及响应于读取使能信号而执行提取用于基于内部奇偶校验信号来校正内部数据的错误的错误校正信息的第二计算操作，然后通过延迟内部数据来输出输出数据。
根据实施例，通过将数据延迟执行错误校正操作所花费的时间，可以提供这样的好处：可以确保写入操作和读取操作中数据的有效窗口。
此外，根据实施例，通过将数据延迟执行错误校正操作所花费的时间，可以提供这样的好处：可以确保用于执行写入操作和读取操作的选通信号和数据的裕度。
附图说明
图1是图示根据一个实施例的半导体器件的配置的示例表示的框图。
图2是图示图1中所示的半导体器件中包括的写入读取控制电路的配置的示例表示的框图。
图3是图示图1中所示的半导体器件中包括的错误校正电路的配置的示例表示的框图。
图4是图示图3中所示的错误校正电路中包括的第一写入中继器(repeater)的配置的示例表示的电路图。
图5是图示图3中所示的错误校正电路中包括的第二写入中继器的配置的示例表示的电路图。
图6是图示图3中所示的错误校正电路中包括的第一读取中继器的配置的示例表示的电路图。
图7是图示图3中所示的错误校正电路中包括的第二读取中继器的配置的示例表示的电路图。
图8和图9是用来辅助解释根据实施例的半导体器件的操作的时序图的示例表示。
图10是图示根据一个实施例的半导体系统的配置的示例表示的框图。
图11是图示应用了图1至图10中所示的半导体器件和半导体系统的电子系统的配置的示例表示的示图。
图12是图示应用了图1至图10中所示的半导体器件和半导体系统的电子系统的配置的示例表示的示图。
具体实施方式
在下文中，下面将通过实施例的各种示例来参照附图描述半导体器件。
如图1中所示，根据一个实施例的半导体器件可以包括命令解码器10、地址解码器20、写入读取控制电路30、错误校正电路40和存储器电路50。
命令解码器10可以将命令cmd<1:m>解码，并产生写入命令wt和读取命令rd。命令cmd<1:m>可以被设置为从控制半导体器件的控制器或测试设备输入的信号。命令cmd<1:m>可以经由传输地址、命令和数据中的至少一种的线路来传输。命令cmd<1:m>的比特位数m可以被设置为自然数，且根据实施例而设置成各种比特位数。写入命令wt可以被设置为用于进入写入操作的命令。读取命令rd可以被设置为用于进入读取操作的命令。虽然命令解码器10被实施成产生写入命令wt和读取命令rd，但是命令解码器10可以根据实施例而被实施成产生用于进入各种操作的各种命令。
地址解码器20可以将地址add<1:n>解码，并产生内部地址iadd<1:j>。地址add<1:n>可以被设置为从外部输入的信号。地址add<1:n>可以经由传输地址、命令和数据中的至少一种的线路来传输。地址add<1:n>的比特位数n可以设置为自然数，且可以根据实施例而被设置成各种比特位数。内部地址iadd<1:j>的比特位数j可以被设置为自然数，且可以根据实施例而被设置为各种比特位数。内部地址iadd<1:j>的一些比特位可以被设置为用于选择存储器电路50中包括的第一存储体51至第八存储体58的地址。内部地址iadd<1:j>的一些比特位可以被设置为用于选择第一存储体51至第八存储体58中包括的存储单元的地址。
写入读取控制电路30可以产生响应于写入命令wt而被使能的写入使能信号wten。写入读取控制电路30可以产生包括响应于写入命令wt而产生的脉冲的写入使能信号wten。写入读取控制电路30可以产生响应于读取命令rd而被使能的读取使能信号rden。写入读取控制电路30可以产生包括响应于读取命令rd而产生的脉冲的读取使能信号rden。写入读取控制电路30可以响应于写入命令wt或读取命令rd而产生测试模式信号tm<1:3>。测试模式信号tm<1:3>可以为包括下面要描述的第一计算操作和第二计算操作的时间信息的信号。第一计算操作可以为用于在写入操作中通过错误校正电路40来确定输入数据din<1:k>的错误信息的操作。第二计算操作可以为用于在读取操作中通过错误校正电路40来校正内部数据id<1:k>的错误的操作。
错误校正电路40可以响应于写入使能信号wten而执行确定输入数据din<1:k>的错误信息的第一计算操作，然后输出包括错误信息的内部奇偶校验信号ip<1:l>。错误校正电路40可以响应于写入使能信号wten而将内部奇偶校验信号ip<1:l>输出给输入/输出线gio。错误校正电路40可以响应于写入使能信号wten而将输入数据din<1:k>延迟根据测试模式信号tm<1:3>的组合而设置的延迟量，以及输出内部数据id<1:k>。错误校正电路40可以响应于写入使能信号wten而将内部数据id<1:k>输出给输入/输出线gio。
错误校正电路40可以响应于读取使能信号rden而执行校正内部数据id<1:k>的错误的第二计算操作，然后将内部数据id<1:k>延迟并输出输出数据dout<1:k>。错误校正电路40可以响应于读取使能信号rden而根据加载在输入/输出线gio上的内部奇偶校验信号ip<1:l>来校正内部数据id<1:k>的错误，然后输出输出数据dout<1:k>。错误校正电路40可以响应于读取使能信号rden而将内部数据id<1:k>延迟根据测试模式信号tm<1:3>的组合而设置的延迟量，并输出输出数据dout<1:k>。
测试模式信号tm<1>被使能的情况下的延迟量可以被设置为最小延迟量。测试模式信号tm<2>被使能的情况下的延迟量可以被设置为比测试模式信号tm<1>被使能的情况下的延迟量大的延迟量。测试模式信号tm<3>被使能的情况下的延迟量可以被设置为比测试模式信号tm<2>被使能的情况下的延迟量大的延迟量。
虽然输入/输出线gio被图示为一个线，但是输入/输出线gio可以被实施成包括多个输入/输出线。内部奇偶校验信号ip<1:l>的比特位数l可以根据实施例而被各种各样地设置以包括输入数据din<1:k>的错误信息。输入数据din<1:k>和内部数据id<1:k>的比特位数k可以根据实施例而被各种各样地设置。测试模式信号tm<1:3>的比特位数可以根据实施例而被各种各样地设置。
存储器电路50可以包括第一存储体51至第八存储体58以及奇偶校验储存电路59。响应于写入命令wt，存储器电路50可以将加载在输入/输出线gio上的内部数据id<1:k>储存在根据内部地址iadd<1:j>的组合而选择的第一存储体51至第八存储体58中。响应于读取命令rd，存储器电路50可以将储存在根据内部地址iadd<1:j>的组合而选择的第一存储体51至第八存储体58中的内部数据id<1:k>输出给输入/输出线gio。存储器电路50可以响应于写入命令wt而将加载在输入/输出线gio上的内部奇偶校验信号ip<1:l>储存在奇偶校验储存电路59中。存储器电路50可以响应于读取命令rd而将储存在奇偶校验储存电路59中的内部奇偶校验信号ip<1:l>输出给输入/输出线gio。
参见图2，写入读取控制电路30可以包括写入使能信号发生电路31、读取使能信号发生电路32和模式寄存器组33。
写入使能信号发生电路31可以产生响应于写入命令wt而被使能的写入使能信号wten。写入使能信号发生电路31可以产生包括响应于写入命令wt而产生的脉冲的写入使能信号wten。
读取使能信号发生电路32可以产生响应于读取命令rd而被使能的读取使能信号rden。读取使能信号发生电路32可以产生包括响应于读取命令rd而产生的脉冲的读取使能信号rden。
模式寄存器组33可以响应于写入命令wt或读取命令rd而输出测试模式信号tm<1:3>。模式寄存器组33可以响应于写入命令wt而输出包括第一计算操作的时间信息的测试模式信号tm<1:3>。模式寄存器组33可以响应于读取命令rd而输出包括第二计算操作的时间信息的测试模式信号tm<1:3>。模式寄存器组33可以被实施成包括多个寄存器的常规模式寄存器组(mrs)以控制半导体器件的操作。
参见图3，错误校正电路40可以包括写入错误校正电路41和读取错误校正电路42。
写入错误校正电路41可以包括写入延迟电路411、第一写入中继器412、奇偶校验发生电路413、第二写入中继器414和写入驱动器415。
写入延迟电路411可以包括第一延迟电路4111和第二延迟电路4112。第一延迟电路4111可以将写入使能信号wten延迟第一延迟量，并产生第一写入延迟信号wds<1>。第二延迟电路4112可以根据测试模式信号tm<1:3>而被设置成第二延迟量。第二延迟电路4112可以将写入使能信号wten延迟第二延迟量，并产生第二写入延迟信号wds<2>。第二延迟量可以被设置成与上述第一计算操作一样的时间。
第一写入中继器412可以响应于第一写入延迟信号wds<1>而将输入数据din<1:k>输出作为第一写入数据wd1<1:k>。第一写入中继器412可以在第一写入延迟信号wds<1>被使能的时间点处响应于输入数据din<1:k>而驱动第一写入数据wd1<1:k>。
奇偶校验发生电路413可以对第一写入数据wd1<1:k>执行确定错误信息的第一计算操作，然后输出奇偶校验信号prt<1:l>。奇偶校验信号prt<1:l>可以通过采用错误校正码(ecc)方案来产生。
第二写入中继器414可以响应于第二写入延迟信号wds<2>而将输入数据din<1:k>输出作为第二写入数据wd2<1:k>。第二写入中继器414可以在第二写入延迟信号wds<2>被使能的时间点处响应于输入数据din<1:k>而驱动第二写入数据wd2<1:k>。
写入驱动器415可以响应于写入选通信号bwen而输出奇偶校验信号prt<1:l>作为内部奇偶校验信号ip<1:l>。写入驱动器415可以将内部奇偶校验信号ip<1:l>输出给输入/输出线gio。写入驱动器415可以响应于写入选通信号bwen而输出第二写入数据wd2<1:k>作为内部数据id<1:k>。写入驱动器415可以将内部数据id<1:k>输出给输入/输出线gio。写入选通信号bwen可以被设置为用于通过在写入操作中驱动写入驱动器415来输出内部数据id<1:k>的信号。
如上所述，写入错误校正电路41可以响应于写入使能信号wten和测试模式信号tm<1:3>而执行第一计算操作，然后输出内部奇偶校验信号ip<1:l>和内部数据id<1:k>。写入错误校正电路41可以将通过根据写入使能信号wten和测试模式信号tm<1:3>延迟输入数据din<1:k>而产生的内部数据id<1:k>输出给输入/输出线gio。写入错误校正电路41可以将包括输入数据din<1:k>的错误信息的内部奇偶校验信号ip<1:l>输出给输入/输出线gio。
读取错误校正电路42可以包括读取延迟电路421、第一读取中继器422、校验子(syndrome)发生电路423、数据校正电路424、第二读取中继器425和读取驱动器426。
读取延迟电路421可以包括第三延迟电路4211和第四延迟电路4212。第三延迟电路4211可以将读取使能信号rden延迟第三延迟量，并产生第一读取延迟信号rds<1>。第四延迟电路4212可以根据测试模式信号tm<1:3>而设置成第四延迟量。第四延迟电路4212可以将读取使能信号rden延迟第四延迟量，并产生第二读取延迟信号rds<2>。第四延迟量可以设置成与上述的第二计算操作相同的时间。
第一读取中继器422可以响应于第一读取延迟信号rds<1>而输出内部数据id<1:k>作为第一读取数据rd1<1:k>。第一读取中继器422可以在第一读取延迟信号rds<1>被使能的时间点处响应于内部数据id<1:k>而驱动第一读取数据rd1<1:k>。
校验子发生电路423可以根据内部奇偶校验信号ip<1:l>对第一读取数据rd1<1:k>执行用于确定错误校正信息的第二计算操作，然后输出校验子syd。虽然校验子syd被图示成一个信号，但是校验子syd可以被产生成包括用于校正第一读取数据rd1<1:k>的错误的信息的多个比特位。校验子syd可以通过采用错误校正码(ecc)方案来产生。
数据校正电路424可以响应于校验子syd而校正内部数据id<1:k>的错误，并输出经校正数据cd<1:k>。数据校正电路424可以根据校验子syd而通过将内部数据id<1:k>的已经出现错误的比特位反相而输出经校正的数据cd<1:k>。
第二读取中继器425可以响应于第二读取延迟信号rds<2>而输出经校正数据cd<1:k>作为第二读取数据rd2<1:k>。第二读取中继器425可以在第二读取延迟信号rds<2>被使能的时间点处响应于经校正数据cd<1:k>而驱动第二读取数据rd2<1:k>。
读取驱动器426可以响应于读取选通信号giostp而输出第二读取数据rd2<1:k>作为输出数据dout<1:k>。读取选通信号giostp可以被设置为用于在读取操作中通过驱动读取驱动器426来输出输出数据dout<1:k>的信号。
参见图4，第一写入中继器412可以包括第一逻辑电路4121和第一驱动电路4122。
第一逻辑电路4121可以通过反相器iv41、与非门nand41和或非门nor41来实施。第一逻辑电路4121可以响应于第一写入延迟信号wds<1>而根据输入数据din<1:k>的逻辑电平来产生第一写入上拉信号wpu1和第一写入下拉信号wpd1。第一逻辑电路4121可以产生第一写入上拉信号wpu1，在第一写入延迟信号wds<1>以逻辑高电平输入的时间点处输入数据din<1:k>的逻辑电平为逻辑高电平的情况下，第一写入上拉信号wpu1被使能为逻辑低电平。第一逻辑电路4121可以产生第一写入下拉信号wpd1，在第一写入延迟信号wds<1>以逻辑高电平输入的时间点处输入数据din<1:k>的逻辑电平为逻辑低电平的情况下，第一写入下拉信号wpd1被使能为逻辑高电平。
第一驱动电路4122可以通过耦接在电源电压vdd与节点nd41之间的pmos晶体管p41和耦接在节点nd41与地电压vss之间的nmos晶体管n41来实施。在第一写入上拉信号wpu1被使能为逻辑低电平的情况下，第一驱动电路4122可以上拉驱动节点nd41，并产生逻辑高电平的第一写入数据wd1<1:k>。在第一写入下拉信号wpd1被使能为逻辑高电平的情况下，第一驱动电路4122可以下拉驱动节点nd41，并产生逻辑低电平的第一写入数据wd1<1:k>。
虽然图4中所示的第一写入中继器412被图示成一个电路，但是第一写入中继器412可以通过与输入数据din<1:k>和第一写入数据wd1<1:k>的比特位数相对应的k个电路来实施。
参见图5，第二写入中继器414可以包括第二逻辑电路4141和第二驱动电路4142。
第二逻辑电路4141可以通过反相器iv42、与非门nand42和或非门nor42来实施。第二逻辑电路4141可以响应于第二写入延迟信号wds<2>而根据输入数据din<1:k>的逻辑电平来产生第二写入上拉信号wpu2和第二写入下拉信号wpd2。第二逻辑电路4141可以产生第二写入上拉信号wpu2，在第二写入延迟信号wds<2>以逻辑高电平输入的时间点处输入数据din<1:k>的逻辑电平为逻辑高电平的情况下，第二写入上拉信号wpu2被使能为逻辑低电平。第二逻辑电路4141可以产生第二写入下拉信号wpd2，在第二写入延迟信号wds<2>以逻辑高电平输入的时间点处输入数据din<1:k>的逻辑电平为逻辑低电平的情况下，第二写入下拉信号wpd2被使能为逻辑高电平。
第二驱动电路4142可以通过耦接在电源电压vdd与节点nd42之间的pmos晶体管p42和耦接在节点nd42与地电压vss之间的nmos晶体管n42来实施。在第二写入上拉信号wpu2被使能为逻辑低电平的情况下，第二驱动电路4142可以上拉驱动节点nd42，并产生逻辑高电平的第二写入数据wd2<1:k>。在第二写入下拉信号wpd2被使能为逻辑高电平的情况下，第二驱动电路4142可以下拉驱动节点nd42，并产生逻辑低电平的第二写入数据wd2<1:k>。
虽然图5中所示的第二写入中继器414被图示成一个电路，但是第二写入中继器414可以通过与输入数据din<1:k>和第二写入数据wd2<1:k>的比特位数相对应的k个电路来实施。
参见图6，第一读取中继器422可以包括第三逻辑电路4221和第三驱动电路4222。
第三逻辑电路4221可以通过反相器iv43、与非门nand43和或非门nor43来实施。第三逻辑电路4221可以响应于第一读取延迟信号rds<1>而根据内部数据id<1:k>的逻辑电平来产生第一读取上拉信号rpu1和第一读取下拉信号rpd1。第三逻辑电路4221可以产生第一读取上拉信号rpu1，在第一读取延迟信号rds<1>以逻辑高电平输入的时间点处内部数据id<1:k>的逻辑电平为逻辑高电平的情况下，第一读取上拉信号rpu1被使能为逻辑低电平。第三逻辑电路4221可以产生第一读取下拉信号rpd1，在第一读取延迟信号rds<1>以逻辑高电平输入的时间点处内部数据id<1:k>的逻辑电平为逻辑低电平的情况下，第一读取下拉信号rpd1被使能为逻辑高电平。
第三驱动电路4222可以通过耦接在电源电压vdd与节点nd43之间的pmos晶体管p43和耦接在节点nd43与地电压vss之间的nmos晶体管n43来实施。在第一读取上拉信号rpu1被使能为逻辑低电平的情况下，第三驱动电路4222可以上拉驱动节点nd43，并产生逻辑高电平的第一读取数据rd1<1:k>。在第一读取下拉信号rpd1被使能为逻辑高电平的情况下，第三驱动电路4222可以下拉驱动节点nd43，并产生逻辑低电平的第一读取数据rd1<1:k>。
虽然图6中所示的第一读取中继器422被图示成一个电路，但是第一读取中继器422可以通过与内部数据id<1:k>和第一读取数据rd1<1:k>的比特位数相对应的k个电路来实施。
参见图7，第二读取中继器425可以包括第四逻辑电路4251和第四驱动电路4252。
第四逻辑电路4251可以通过反相器iv44、与非门nand44和或非门nor44来实施。第四逻辑电路4251可以响应于第二读取延迟信号rds<2>而根据经校正数据cd<1:k>的逻辑电平来产生第二读取上拉信号rpu2和第二读取下拉信号rpd2。第四逻辑电路4251可以产生第二读取上拉信号rpu2，在第二读取延迟信号rds<2>以逻辑高电平输入的时间点处经校正数据cd<1:k>的逻辑电平为逻辑高电平的情况下，第二读取上拉信号rpu2被使能为逻辑低电平。第四逻辑电路4251可以产生第二读取下拉信号rpd2，在第二读取延迟信号rds<2>以逻辑高电平输入的时间点处经校正数据cd<1:k>的逻辑电平为逻辑低电平的情况下，第二读取下拉信号rpd2被使能为逻辑高电平。
第四驱动电路4252可以通过耦接在电源电压vdd与节点nd44之间的pmos晶体管p44和耦接在节点nd44与地电压vss之间的nmos晶体管n44来实施。在第二读取上拉信号rpu2被使能为逻辑低电平的情况下，第四驱动电路4252可以上拉驱动节点nd44，并产生逻辑高电平的第二读取数据rd2<1:k>。在第二读取下拉信号rpd2被使能为逻辑高电平的情况下，第四驱动电路4252可以下拉驱动节点nd44，并产生逻辑低电平的第二读取数据rd2<1:k>。
虽然图7中所示的第二读取中继器425被图示成一个电路，但是第二读取中继器425可以通过与经校正数据cd<1:k>和第二读取数据rd2<1:k>的比特位数相对应的k个电路来实施。
将通过示例化对第一存储体51的写入操作来参照图8描述根据实施例的半导体器件的写入操作。
命令解码器10将命令cmd<1:m>解码，并产生写入命令wt。
地址解码器20将地址add<1:n>解码，并产生用于选择第一存储体51的内部地址iadd<1:j>。
在时间点t1处，输入数据din<1:k>输入。输入数据din<1:k>可以按照tccd(cas到cas延时)的周期来输入，而tccd意思是各个连续写入操作的起点之间的间隔。图8中所示的tccd被设置为从时间点t1到时间点t5。
在时间点t2处，写入读取控制电路30的写入使能信号发生电路31产生包括响应于写入命令wt而产生的脉冲的写入使能信号wten。模式寄存器组33响应于写入命令wt而输出测试模式信号tm<1:3>。
写入错误校正电路41的写入延迟电路411将写入使能信号wten延迟第一延迟量，并产生第一写入延迟信号wds<1>。
第一写入中继器412响应于第一写入延迟信号wds<1>而将输入数据din<1:k>输出作为第一写入数据wd1<1:k>。
在时间点t3处，奇偶校验发生电路413对第一写入数据wd1<1:k>执行确定错误信息的第一计算操作，然后输出奇偶校验信号prt<1:l>。从时间点t3到时间点t6，奇偶校验信号prt<1:l>产生，而从时间点t3到时间点t6的时段a被设置成与tccd相同的时段。
写入延迟电路411将写入使能信号wten延迟根据测试模式信号tm<1:3>而设置的第二延迟量，并产生第二写入延迟信号wds<2>。
第二写入中继器414响应于第二写入延迟信号wds<2>而将输入数据din<1:k>输出作为第二写入数据wd2<1:k>。从时间点t3到时间点t6，第二写入数据wd2<1:k>产生，而从时间点t3到时间点t6的时段a被设置成与tccd相同的时段。
在时间点t4处，写入驱动器415同步于写入选通信号bwen而输出奇偶校验信号prt<1:l>作为内部奇偶校验信号ip<1:l>。写入驱动器415将内部奇偶校验信号ip<1:l>输出给输入/输出线gio。写入驱动器415输出第二写入数据wd2<1:k>作为内部数据id<1:k>。写入驱动器415将内部数据id<1:k>输出给输入/输出线gio。写入选通信号bwen按照连续的写入操作中的tccd的周期来输入。
在从时间点t3到时间点t6的时段a(其为第二写入数据wd2<1:k>和奇偶校验信号prt<1:l>的有效窗口)期间，无论写入选通信号bwen在哪个时间点输入，都可以正确地产生内部数据id<1:k>和内部奇偶校验信号ip<1:l>，从而确保用于执行写入操作的写入选通信号和输入数据的裕度。
存储器电路50的第一存储体51响应于写入命令wt而将加载在输入/输出线gio上的内部数据id<1:k>储存在由内部地址iadd<1:j>选择的存储单元中。奇偶校验储存电路59响应于写入命令wt而储存加载在输入/输出线gio上的内部奇偶校验信号ip<1:l>。
从以上描述明显的是，在根据实施例的半导体器件中，通过在写入操作中将输入数据延迟执行错误校正操作所花费的时段，可以确保输入数据的有效窗口。此外，在根据实施例的半导体器件中，通过将输入数据延迟执行错误校正操作所花费的时段，可以确保用于执行写入操作的写入选通信号和输入数据的裕度。
将通过示例化对第一存储体51的读取操作来参照图9描述根据实施例的半导体器件的读取操作。
命令解码器10将命令cmd<1:m>解码，并产生读取命令rd。
地址解码器20将地址add<1:n>解码，并产生用于选择第一存储体51的内部地址iadd<1:j>。
在时间点t11处，第一存储体51响应于读取命令rd而将储存在由内部地址iadd<1:j>选择的存储单元中的内部数据id<1:k>输出。第一存储体51将内部数据id<1:k>输出给输入/输出线gio。奇偶校验储存电路59响应于读取命令rd而将储存在其中的内部奇偶校验信号ip<1:l>输出给输入/输出线gio。内部数据id<1:k>可以按照tccd(cas到cas延时)的周期来输出，而tccd意思是各个连续的读取操作的起始之间的间隔。图9中所示的tccd被设置成从时间点t11到时间点t15。
在时间点t12处，写入读取控制电路30的读取使能信号发生电路32产生包括响应于读取命令rd而产生的脉冲的读取使能信号rden。模式寄存器组33响应于读取命令rd而输出测试模式信号tm<1:3>。
读取错误校正电路42的读取延迟电路421将读取使能信号rden延迟第三延迟量，并产生第一读取延迟信号rds<1>。
第一读取中继器422响应于第一读取延迟信号rds<1>而输出内部数据id<1:k>作为第一读取数据rd1<1:k>。
在时间点t13处，校验子发生电路423基于内部奇偶校验信号ip<1:l>而对第一读取数据rd1<1:k>执行提取错误校正信息的第二计算操作，然后输出校验子syd。
数据校正电路424响应于校验子syd而校正内部数据id<1:k>的错误，并输出经校正数据cd<1:k>。
第二读取中继器425响应于第二读取延迟信号rds<2>而输出经校正数据cd<1:k>作为第二读取数据rd2<1:k>。
从时间点t13到时间点t16，产生经校正数据cd<1:k>和第二读取数据rd2<1:k>，而从时间点t13到时间点t16的时段b被设置成与tccd相同的时段。
在时间点t14处，读取驱动器426响应于读取选通信号giostp而输出第二读取数据rd2<1:k>作为输出数据dout<1:k>。
读取选通信号giostp按照连续读取操作中的tccd的周期来输入。
在从时间点t13到时间点t16的时段b(其为第二读取数据rd2<1:k>的有效窗口)期间，无论读取选通信号giostp在哪个时间点输入，都可以产生输出数据dout<1:k>，从而确保用于执行读取操作的读取选通信号和内部数据的裕度。
从以上描述明显的是，在根据实施例的半导体器件中，通过在读取操作中将内部数据延迟执行错误校正操作所花费的时段，可以确保内部数据的有效窗口。此外，在根据实施例的半导体器件中，通过将内部数据延迟执行错误校正操作所花费的时段，可以确保用于执行读取操作的读取选通信号和内部数据的裕度。
参见图10，根据一个实施例的半导体系统可以包括第一半导体器件100和第二半导体器件200。
第一半导体器件100可以产生写入命令wt和读取命令rd。第一半导体器件100可以输出输入数据din<1:k>。第一半导体器件100可以接收输出数据dout<1:k>。写入命令wt可以被设置成用于进入写入操作的命令。读取命令rd可以被设置成用于进入读取操作的命令。第一半导体器件100可以包括图1中所示的命令解码器10和地址解码器20。
第二半导体器件200可以包括写入读取控制电路210、错误校正电路220和多个存储器电路230至250。
写入读取控制电路210可以产生响应于写入命令wt而被使能的写入使能信号wten。写入读取控制电路210可以产生包括响应于写入命令wt而产生的脉冲的写入使能信号wten。写入读取控制电路210可以产生响应于读取命令rd而被使能的读取使能信号rden。写入读取控制电路210可以产生包括响应于读取命令rd而产生的脉冲的读取使能信号rden。写入读取控制电路210可以响应于写入命令wt或读取命令rd而产生测试模式信号tm<1:3>。写入读取控制电路210可以通过图1中所示的写入读取控制电路30来实施。
错误校正电路220可以响应于写入使能信号wten而对输入数据din<1:k>执行确定错误信息的第一计算操作，然后输出包括错误信息的内部奇偶校验信号ip<1:l>。错误校正电路220可以响应于写入使能信号wten而将内部奇偶校验信号ip<1:l>输出给输入/输出线gio。错误校正电路220可以响应于写入使能信号wten而将输入数据din<1:k>延迟根据测试模式信号tm<1:3>的组合而设置的延迟量，并输出内部数据id<1:k>。错误校正电路220可以响应于写入使能信号wten而将内部数据id<1:k>输出给输入/输出线gio。
错误校正电路220可以响应于读取使能信号rden而执行校正内部数据id<1:k>的错误的第二计算操作，然后将内部数据id<1:k>延迟并输出输出数据dout<1:k>。错误校正电路220可以响应于读取使能信号rden而根据加载在输入/输出线gio上的内部奇偶校验信号ip<1:l>来校正内部数据id<1:k>的错误，然后输出输出数据dout<1:k>。错误校正电路220可以响应于读取使能信号rden而将内部数据id<1:k>延迟根据测试模式信号tm<1:3>的组合而设置的延迟量，并输出输出数据dout<1:k>。错误校正电路220可以通过图1中所示的错误校正电路40来实施。
第一存储器电路230可以响应于写入命令wt而根据内部地址iadd<1:j>的组合来将加载在输入/输出线gio上的内部数据id<1:k>储存作为第一内部数据id1<1:k>。第一存储器电路230可以响应于读取命令rd而根据内部地址iadd<1:j>的组合来将储存的第一内部数据id1<1:k>输出给输入/输出线gio。第一存储器电路230可以响应于写入命令wt而将加载在输入/输出线gio上的内部奇偶校验信号ip<1:l>储存作为第一内部奇偶校验信号ip1<1:l>。第一存储器电路230可以响应于读取命令rd而将储存的第一内部奇偶校验信号ip1<1:l>输出给输入/输出线gio。
第二存储器电路240可以响应于写入命令wt而根据内部地址iadd<1:j>的组合来将加载在输入/输出线gio上的内部数据id<1:k>储存作为第二内部数据id2<1:k>。第二存储器电路240可以响应于读取命令rd而根据内部地址iadd<1:j>的组合来将储存的第二内部数据id2<1:k>输出给输入/输出线gio。第二存储器电路240可以响应于写入命令wt而将加载在输入/输出线gio上的内部奇偶校验信号ip<1:l>储存作为第二内部奇偶校验信号ip2<1:l>。第二存储器电路240可以响应于读取命令rd而将储存的第二内部奇偶校验信号ip2<1:l>输出给输入/输出线gio。
第n存储器电路250可以响应于写入命令wt而根据内部地址iadd<1:j>的组合来将加载在输入/输出线gio上的内部数据id<1:k>储存作为第n内部数据idn<1:k>。第n存储器电路250可以响应于读取命令rd而根据内部地址iadd<1:j>的组合来将储存的第n内部数据idn<1:k>输出给输入/输出线gio。第n存储器电路250可以响应于写入命令wt而储存加载在输入/输出线gio上的内部奇偶校验信号ip<1:l>作为第n内部奇偶校验信号ipn<1:l>。第n存储器电路250可以响应于读取命令rd而将储存的第n内部奇偶校验信号ipn<1:l>输出给输入/输出线gio。
第一存储器电路230到第n存储器电路250中的每个可以通过图1中所示的存储器电路50来实施。此外，第二半导体器件200中包括的第一存储器电路230至第n存储器电路250的数量可以根据实施例来设置成各种各样。
图10中所示的半导体系统可以根据实施例而被实施成半导体模块。
以上参照图1至图10而描述的半导体器件和半导体系统可以适用于包括存储系统、图形系统、计算系统或移动系统的电子系统。例如，参见图11，根据一个实施例的电子系统1000可以包括数据储存器1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。
根据来自存储器控制器1002的控制信号，数据储存器1001储存从存储器控制器1002施加的数据，以及读出储存的数据并将读出的数据输出给存储器控制器1002。数据储存器1001可以包括图1中所示的半导体器件或图10中所示的第二半导体器件200。数据储存器1001可以包括即使电源被中断仍能够不丢失数据且持续储存数据的非易失性存储器。非易失性存储器可以实施成诸如nor闪存和nand闪存的闪存、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋力矩随机存取存储器(sttram)或磁随机存取存储器(mram)。
存储器控制器1002将经由输入/输出接口1004从外部设备(主机)施加的命令解码，并根据解码结果来控制关于数据储存器1001和缓冲存储器1003的数据输入/输出。存储器控制器1002可以包括图10中所示的第一半导体器件100。虽然存储器控制器1002在图11中被图示成一个模块，但是要注意的是，在存储器控制器1002中，可以独立地配置用于控制非易失性存储器的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器。
缓冲存储器1003可以暂时地储存要在存储器控制器1002中处理的数据，即，要输入给数据储存器1001和从数据储存器1001输出的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002施加的数据。缓冲存储器1003读出所储存的数据，并将读出的数据输出给存储器控制器1002。缓冲存储器1003可以包括诸如dram(动态随机存取存储器)、移动dram和sram(静态随机存取存储器)的非易失性存储器。
输入/输出接口1004提供存储器控制器1002与外部设备(主机)之间的物理耦合，使得存储器控制器1002可以从外部设备接收用于数据的输入/输出的控制信号，以及与外部设备交换数据。输入/输出接口1004可以包括各种接口协议(诸如usb、mmc、pci-e、sas、sata、pata、scsi、esdi和ide)之一。
电子系统1000可以用作辅助存储设备或主机的外部储存设备。电子系统1000可以包括固体盘(ssd)、usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型sd卡、安全数字大容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)或紧凑型闪存(cf)卡。
参见图12，根据另一实施例的电子系统2000可以包括主机2001、存储器控制器2002和数据储存器2003。
主机2001可以传输请求和数据给存储器控制器2002来访问数据储存器2003。存储器控制器2002可以响应于请求而提供数据、数据选通、命令以及地址和时钟给数据储存器2003，且响应于此，数据储存器2003可以执行写入操作或读取操作。主机2001可以传输数据给存储器控制器2002来将数据储存在数据储存器2003中。此外，主机2001可以经由存储器控制器2002来接收从数据储存器2003输出的数据。主机2001可以包括通过使用错误校正码(ecc)方案来校正数据中包括的错误的电路。主机2001可以包括图1中所示的错误校正电路40或图10中所示的错误校正电路220。
存储器控制器2002可以转送主机2001与数据储存器2003之间的通信。存储器控制器2002可以从主机2001接收请求和数据。为了控制数据储存器2003的操作，存储器控制器2002可以产生数据、数据选通、命令、地址和时钟，并将它们提供给数据储存器2003。存储器控制器2002可以将从数据储存器2003输出的数据提供给主机2001。
数据储存器2003可以包括多个存储器。数据储存器2003可以从存储器控制器2002接收数据、数据选通、命令、地址和时钟，以及执行写入操作或读取操作。数据储存器2003中包括的多个存储器中的每个可以包括通过使用错误校正码(ecc)方案来校正数据中包括的错误的电路。数据储存器2003可以包括图1中所示的错误校正电路40或图10中所示的错误校正电路220。
主机2001中包括的错误校正电路和数据储存器2003中的多个存储器中包括的错误校正电路可以根据实施例而实施成一起工作或选择性地工作。主机2001和存储器控制器2002可以根据实施例而通过同一芯片来实施。存储器控制器2002和数据储存器2003可以根据实施例而通过同一芯片来实施。
虽然以上已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为示例。相应地，本文中所描述的半导体器件不应当基于所描述的实施例来限制。