Eeprom耐久性试验方法及装置的制造方法
【技术领域】
[0001]本申请涉及EEPROM(ElectricalIy Erasable Programmable Read-Only Memory,带电可擦可编程只读存储器)测试领域。
【背景技术】
[0002]EEPROM(带电可擦写可编程只读存储器)是用户可更改的只读存储器，其可通过高于普通电压的作用来擦除和重写。EEPROM耐久性是指器件承受反复擦写的能力，是表征器件性能的关键性指标，是可靠性研宄和评估的一个重要分支。
[0003]耐久性试验非常费时，一次试验有时会达到数周，甚至更多。举一个28C040存储器进行10万次试验的例子:该片容量256K，即1024页，页写时间10ms，片擦除时间20ms。擦除和写入所消耗的时间:(20+10*1024)*100000ms = 1026*1000s.约为285小时。这里还未计入“读校验”及其他状态显示时间，而耐久试验过程一般为:擦除-查空-写入-读校验，如果是极限试验，耗时会更长。
[0004]因此，如何节省时间、提高效率，为可靠性评估及产品检验提供尺度，意义十分重大。
【发明内容】
[0005]本申请的目的之一是针对现有EEPROM耐久性试验过程进行改进，提供一种以矩阵结构批量作业的试验方法，省略“查空”步骤，引入并行操作，使得“擦除”、“写入”时实现全选操作，“读校验”时通过预处理直接产生校验结果，以实现列选操作。
[0006]本申请的另一目的是以上述试验方法为基础，提供一种EEPROM耐久性试验装置，在“擦除-写入-读校验”的每个环节上尽量多的采用并行操作，有效节省时间和提高效率。
[0007]根据本申请的一个方面，提供EEPROM耐久性试验方法，包括:
[0008]搭建M行N列的矩阵结构，具有M*N个用于插接待测试EEPROM的管位，每行N个管位引出一条局部数据总线，M彡2且为整数，N彡2且为整数；
[0009]以“擦除-写入-读校验”为一轮测试周期对所有管位上的待测试EEPROM批量测试，其中，
[0010]在“擦除”步骤中，对所有待测试EEPROM同时擦除，
[0011]在相邻两轮测试周期的“写入”步骤中，所有待测试EEPROM分别同时写入互为反码的两个写入数据。
[0012]根据上述方案，通过引入并行操作(使得“擦除”、“写入”时实现全选操作)，使用矩阵结构进行批量作业，有效节省时间。同时，通过引入互为反码的写入模型55H和AAH，去掉“查空”步骤，有效提高效率。
[0013]在一些实施例中，每轮的“读校验”步骤中，
[0014]将M路局部数据总线的数据与预存的写入数据比较，相等时输出高电平，不等时输出低电平;
[0015]整合M路局部数据总线的数据比较结果，得到M位数据，通过系统总线上传，以对一列待测试EEPROM同时进行读校验测试。从而通过在“读校验”时对局部数据总线的数据进行预处理，直接产生校验结果，以实现列选操作，大大提高了测试效率。
[0016]在一些实施例中，在试验暂停或停止后，单独选择一个待测试EEPROM进行“读显示”步骤。
[0017]在一些实施例中，所述M、N均为4。
[0018]在一些实施例中，所述互为反码的两个写入数据为55H和AAH0
[0019]根据本申请的另一个方面，提供EEPROM耐久性试验装置，包括:
[0020]由M*N个用于插接待测试EEPROM的管位构成的M行N列的矩阵结构，每行N个管位引出一条局部数据总线，M彡2且为整数，N彡2且为整数；
[0021]输出M个行选信号、N个列选信号以及使能信号的中央处理器；
[0022]根据所述行选信号、列选信号和使能信号对各管位实现单选、全选以及列选的逻辑控制电路，该逻辑控制电路根据所述使能信号对所选各管位上的待测试EEPROM进行读、与控制；
[0023]连接各局部数据总线和系统总线的数据总线电路，所述系统总线连接所述中央处理器；以及
[0024]连接所述系统总线且存储互为反码的两个写入数据的锁存器。
[0025]根据上述方案，通过矩阵结构、逻辑控制电路、锁存器等的结合，使得测试以“擦除-写入-读校验”为周期进行，省去了“查空”步骤，并且在每个环节上尽量多的采用并行操作，有效节省时间和提高效率。
[0026]在一些实施例中，还包括:
[0027]连接所述锁存器、系统总线以及各局部数据总线的读校验电路，该读校验电路将各局部数据总线的数据与预存于所述锁存器的写入数据比较，得到M位的比较结果，将该比较结果通过所述系统总线上传至所述中央处理器。通过增加读校验电路对局部数据总线的数据进行预处理，直接产生校验结果，实现“读校验”的列选操作，进一步提高了效率。
[0028]在一些实施例中，所述读校验电路包括:
[0029]将各局部数据总线的数据与预存于所述锁存器的写入数据进行比较的M个比较器，相等时输出高电平，不等时输出低电平；以及
[0030]将比较结果汇总得到M位数据，并通过所述系统总线传输给所述中央处理器的总线收发器。
[0031]在一些实施例中，所述M、N均为4。
[0032]在一些实施例中，所述互为反码的两个写入数据为55H和AAH0
【附图说明】
[0033]图1是本发明一实施方式的EEPROM耐久性试验方法的流程图；
[0034]图2是本发明一实施方式的EEPROM耐久性试验装置的结构图；
[0035]图3是图2所示EEPROM耐久性试验装置中4X4的矩阵结构的示意图；
[0036]图4是图2所示EEPROM耐久性试验装置的中央处理器的外围电路连接示意图；
[0037]图5是图2所示EEPROM耐久性试验装置中数据总线电路的电路图；
[0038]图6是图2所示EEPROM耐久性试验装置中逻辑控制电路第一部分的电路图；
[0039]图7是图2所示EEPROM耐久性试验装置中逻辑控制电路第二部分的电路图；
[0040]图8是图2所示EEPROM耐久性试验装置中逻辑控制电路第三部分的电路图；
[0041]图9是图2所示EEPROM耐久性试验装置中读校验电路的电路图。
【具体实施方式】
[0042]下面结合附图，对本发明的实施方式作详细说明。
[0043]根据本发明的方案，针对现有EEPROM耐久性试验过程“擦除-查空-写入-读校验”，去掉“查空”步骤，引入并行操作。请参阅图1，根据本发明一种实施方式的EEPROM耐久性试验方法包括如下步骤:
[0044]SI，以M*N个管位搭建M行N列的矩阵结构，管位用于插接待测试EEPR0M，每行N个管位引出一条局部数据总线，M ^ 2且为整数，N ^ 2且为整数；M、N的大小根据实际试验需要，扩充受信号数量和电路驱动能力限制。本实施例中，M、N均为4 (以下均以M、N =4为例)。这样，可以通过4个行选信号和4个列选信号对矩阵结构上的16个管位进行全选、列选和单选。
[0045]S2，以“擦除-写入-读校验”为一轮测试周期对所有管位上的待测试EEPROM批量测试。具体地，包括:
[0046]S21，每轮测试周期的“擦除”步骤中，因为没有数据交换，16个管位可以并行操作，所以对所有待测试EEPROM同时擦除(全选)。
[0047]S22，每轮测试周期的“写入”步骤中，数据途经系统总线流向局部总线，16个管位可以在同一地址和控制信号下，实现同步写入(全选)。所以相邻两轮测试周期的“写入”步骤中，所有待测试EEPROM分别同时写入互为反码的两个写入数据(本实施例中，优选为55H和AAH)，即:一轮“写入”步骤中，所有待测试EEPROM每个字节全部写入55H ;下一轮“写入”步骤中，所有待测试EEPROM每个字节全部写入AAH，相邻两轮互为反码。
[0048]通过引入特定数据模型55H(01010101B)和AAH(10101010B)，两者互为反码，再依据EEPROM只能将“I”写成“0”，而不是相反的特性，擦除和写入的不完整会在读校验中体现出来，所以“查空”步骤可以省略。
[0049]为了进一步提高效率，对“读校验”步骤进行预处理。
[0050]S23，每轮的“读校验”步骤中，将4路局部数据总线的数据与预存的写入数据比较，相等时输出高电平，不等时输出低电平；整合4路局部数据总线的数据比较结果，得到4位数据，通过系统总线上传，以对一列待测试EEPROM同时进行读校验测试(列选)。
[0051]“读校验”是数据读取和校验过程，常规做法是将存储器数据读到CPU(中央处理器)，再作比较处理。所有存储器依次串行操作，通过局部总线到系统总线传输数据。事实上，在“列选”状态下，4路局部总线可以同时读取4byte(32bit)数据，系统总线却不能