半导体存储器件及其操作方法
【专利说明】半导体存储器件及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年12月11日提交的申请号为10-2014-0178292的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]本发明的示范性实施例涉及一种半导体设计技术，具体而言涉及一种包括页缓冲电路的半导体存储器件。
【背景技术】
[0004]—般而言，半导体存储器件分为易失性存储器件，诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)，以及非易失性存储器件，诸如可编程只读存储器(PROM)、可擦除PROM(EPROM)、电可擦除EPPROM(EEPROM)和快闪存储器。与易失性存储器件不同，非易失性存储器件即使没有电源也保留储存在其中的数据，因此非易失性存储器件不需要用于保留储存数据的额外电路。以供参考，对于给定存储容量，易失性存储器件在电路尺寸和存取操作速度方面优于非易失性存储器件。
[0005]快闪存储器件(一种典型的非易失性存储器件)快闪通过编程操作和擦除操作在存储单元中储存数据。编程操作引起电子累积在形成存储单元的晶体管的浮栅中。在擦除操作中，累积在晶体管浮栅中的电子被放电至衬底。通过这样的操作，快闪存储器件将与“I”或“O”相对应的数据储存在存储单元中。此外，快闪存储器件通过感测操作来输出储存的数据。感测操作检测浮栅中的负电荷(即电子)的量，快闪存储器件利用感测操作确定储存的数据是否具有“I”或“O”的值，然输出储存的数据。
[0006]如上所述，数据(“O”或“I”)被储存在单存储单元中。当一位数据被储存在一个存储单元中时，所述存储单元被称为单电平单元(SLC)。当多位数据被储存在单个存储单元中时，这些存储单元被称为多电平单元(MLC)。在单电平单元中，需要一个确定电压来确定储存在存储单元中的数据，在多电平单元中，需要至少三个确定电压来确定储存在存储单元中的数据。例如，需要三个确定电压来确定具有“00”、“01”、“10”、和“11”的值的数据。
[0007]图1是解释MLC快闪存储器的存储单元的阈值电压分布的图。参考图1，与双电平单元(BLC)方案相对应的阈值电压分布通过用于将数据储存在存储单元中的编程操作而形成。存储单元的每个阈值电压分布对应于具有“11”、“01”、“00”、“10”的值的数据。
[0008]在编程能够储存2位数据的BLC存储单元时，编程低位(即，最低有效位LSB)，然后编程高位(即，最高有效位MSB)。在编程操作中，通常使用编程电压逐步增大的增量阶跃脉冲编程(ISPP)方案。
【发明内容】
[0009]各种实施例是针对一种能够调节驱动能力的半导体存储器件，所述驱动能力用于在数据读取操作中输出数据。
[0010]在一个实施例中，一种半导体存储器件可以包括:多个数据缓冲单元，其与数据线相对应，其中，数据缓冲单元包括:第一数据缓冲单元和第二数据缓冲单元，第一数据缓冲单元适用于在数据读取操作中锁存储存在存储单元中的数据；输出单元，其适用于输出锁存在第一数据缓冲单元中的数据；以及控制模块，其适用于在数据读取操作中控制将形成在第二数据缓冲单元与输出单元之间的电流路径。
[0011]每个第二数据缓冲单元可以包括:锁存部，其适用于锁存数据；数据传送部，其耦接在感测节点与锁存部之间；以及设置/重置部，其耦接至锁存部与公共节点之间。
[0012]数据传送部可以在数据复制操作中将传送至感测节点的数据传送至锁存部。
[0013]设置/重置部可以包括在每个第二数据缓冲单元中，并在数据复制操作的开始将锁存部初始化。
[0014]控制模块可以在数据读取操作中基于储存在第一数据缓冲单元中的数据来控制包括在每个第二数据缓冲单元中的数据传送部或设置/重置部。
[0015]第一数据缓冲单元和第二数据缓冲单元中的每个可以包括:锁存部，其适用于锁存数据；以及传送部，其耦接在第一数据缓冲单元的锁存部与第二数据缓冲单元的锁存部之间。
[0016]每个第二数据缓冲单元可以通过相应的传送部耦接至第一数据缓冲单元。
[0017]在数据读取操作中，控制模块可以选择性地激活第二数据缓冲单元的传送部。
[0018]在编程操作中，数据被储存在第二数据缓冲单元中。
[0019]在一个实施例中，一种操作半导体存储器件的方法可以包括:感测储存在存储单元中的数据，并且将感测的数据锁存在第一数据缓冲单元中；将锁存在第一数据缓冲单元中的数据复制到第二数据缓冲单元；以及利用第二数据缓冲单元中的至少一个数据缓冲单元和第一数据缓冲单元来输出数据。
[0020]所述复制可以包括:将第二数据缓冲单元的至少一个数据缓冲单元初始化；将锁存在第一数据缓冲单元中的数据传送至预定节点；以及将传送至预定节点的数据锁存在第二数据缓冲单元中的至少一个数据缓冲单元中。
[0021]在输出数据的步骤中，第二数据缓存单元中的至少一个数据缓冲单元和第一数据缓冲单元可以具有复制数据。
[0022]在输出数据的步骤中，电流路径可以形成在输出端子与第二数据缓冲单元的至少一个数据缓冲单元以及第一数据缓冲单元之间。
[0023]所述方法还可以包括:在编程操作中将数据锁存在第二数据缓冲单元中。
[0024]在一个实施例中，一种半导体存储系统可以包括:半导体存储器件，其包括多个数据缓冲单元；以及控制器，其适用于接收关于数据缓冲单元数的量的信息，并且产生与将在半导体存储器件的数据读取操作中被激活的数据缓冲单元的数量相对应的激活信息。
[0025]数据缓冲单元可以包括:第一数据缓冲单元，其适用于在数据读取操作中锁存储存在存储单元中的数据；以及第二数据缓冲单元，其适用于在编程操作中锁存数据，其中，第二数据缓冲单元基于激活信息而被选择性地激活。
[0026]每个第二数据缓冲单元可以包括:锁存部，其适用于锁存数据；数据传送部，其耦接在感测节点与锁存部之间；以及设置/重置部，其耦接在锁存部与公共节点之间。
[0027]在数据读取操作中，基于激活信息和锁存在第一数据缓冲单元中的数据来控制包括在每个第二数据缓冲单元中的数据传送部和设置/重置部。
[0028]每个第二数据缓冲单元可以通过相应的传送部耦接至第一数据缓冲单元。
[0029]在数据读取操作中，第二数据缓冲单元的传送部基于激活信息而被选择性地激活。
【附图说明】
[0030]图1是解释MLC快闪存储器的存储单元的阈值电压分布的图。
[0031]图2是说明根据本发明一个实施例的半导体存储器件的框图。
[0032]图3是图2所示的页缓冲模块的详细图。
[0033]图4是用于解释图3所示的页缓冲模块的数据复制操作的时序图。
[0034]图5是用于解释图3所示的页缓冲模块的输出操作的时序图。
[0035]图6是用于解释图5所示的输出操作的图。
[0036]图7是用于解释图3所示的页缓冲模块的输出操作的时序图。
[0037]图8是用于解释图7所示的输出操作的电路图。
[0038]图9是图2所示的页缓冲模块的详细图。
[0039]图10是说明根据本发明一个实施例的半导体存储系统的框图。
【具体实施方式】
[0040]以下将参考附图对各种实施例进行详细描述。然而本发明可以以各种形式实现且不应当被解释为受限于本文所述实施例。更确切的说，提供这些实施例使得本公开将是彻底和完全的，并且对于本领域技术人员来说将完全覆盖本发明的范围。贯穿本公开，在本发明的各种图和实施例中，相同的附图标记指代相同的部分。
[0041]附图不一定成比例，在某些情况下，已经对比例进行放大以便于清楚地说明实施例的特征。还应当注意的是在本说明书中，“连接/耦接”不仅表示一个组件直接耦接另一组件，还表示通过中间组件间接耦接另一组件。另外，只要未明确提及，单数形式可以包括复数形式。
[0042]图2是说明根据本发明一个实施例的半导体存储器件的框图。为了方便起见，将快闪存储器件作为一个例子来描述。
[0043]参考图2，快闪存储器件可以包括存储单元阵列210、页缓冲模块220、列解码模块230、行解码模块240、电压供应模块250和控制模块260。
[0044]存储单元阵列210包括耦接至多个字线WL〈l:n> (η是自然数)的多个多电平单元。虽然未在图中显示，但是多电平单元以串的形式耦接，并且分别耦接至多个位线(即数据线)BL〈l:m>(m是自然数)。
[0045]页缓冲模块220在编程操作中储存输入的数据，并且在数据读取操作中储存输出的数据。页缓冲模块220可以包括多个用于储存数据的锁存电路。
[0046]列解码模块230响应于输入的地址(未图示)来选择位线BL〈1:m>，行解码模块240响应于输入的地址来选择字线WL〈1:n>。电压供应模块250将用于编程操作和数据读取操作的电压供应至行解码模块240。所述电压包括前述ISPP方案的编程电压等等。
[0047]控制模块260在编程操作和数据读取操作中控制页缓冲模块220、列解码模块230、行解码模块240和电压供应模块250。特别地，控制模块260控制页缓冲模块220的电流路径。
[0048]半导体存储器件可以在数据读取操作中控制页缓冲模块220的电流路径，并且在数据读取操作中调节驱动能力。
[0049]图3是图2所示的页缓冲模块220的详细图。为了方便，与位线BL〈1:m>中的一个位线BL相对应的页缓冲器将作为一个例子来描述。此外，可以采用一种用于将两个位线对耦接至一个页缓冲器且选择性地使用位线以增大半导体存储器件的操作速度的方法。
[0050]参考图3，页缓冲模块220包括位线耦接单元310、预充电单元320、放电单元330、第一