。
[0094]例如，在图3的实施例中，也许有可能通过控制第一至第四数据缓冲单元340、350,360,370的相应的传送控制信号FTR、CTR、MTR、TTR、相应的设置信号FSET、CSET、MSET、TSET或相应的重置信号FRST、CRST, MRST, TRST的激活操作来调节将被激活的第一至第四数据缓冲单元340、350、360、370的数量。传送控制信号FTR、CTR、MTR、TTR、设置信号FSET、CSET、MSET、TSET或重置信号FRST、CRST、MRST、TRST可以由图2的控制模块260控制。
[0095]例如，在图9的实施例的情况下，第一和第二传送单元950、960的驱动能力可以体现为第二锁存单元920，所以也许有可能调节将被激活的数据缓冲单元的数量。此外，第一和第二驱动能力传送单元950、960也可以由图2的控制模块260控制。
[0096]如上所述，在根据本发明的实施例的半导体存储器件中，在编程操作中的多个数据缓冲单元在数据读取操作中也是可用的。此外，在数据读取操作中驱动能力利用数据缓冲单元得到增大，使得数据输出操作的速度可以得到增大。而且，控制器识别半导体存储器件的数据缓冲单元的数量，并且控制将在数据输出操作中被激活的数据缓冲单元的数量，使得可以调节半导体存储器件的输出操作的速度。
[0097]虽然出于说明目的已经描述了各种实施例，但是对于本领域技术人员来说在不脱离由所附权利要求定义的发明的精神和范围的情况下可以做出各种改变和修改。例如，根据输入信号的极性，前述实施例中的逻辑门和晶体管的位置和类型可以不同地实现。
[0098]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0099]技术方案1.一种半导体存储器件，包括:
[0100]与数据线相对应的多个数据缓冲单元，其中，数据缓冲单元包括第一数据缓冲单元和第二数据缓冲单元，第一数据缓冲单元适用于在数据读取操作中锁存储存在存储单元中的数据；
[0101]输出单元，其适用于输出锁存在第一数据缓冲单元中的数据；以及
[0102]控制模块，其适用于在数据读取操作中控制将形成在第二数据缓冲单元与输出单元之间的电流路径。
[0103]技术方案2.如技术方案I所述的半导体存储器件，其中，每个第二数据缓冲单元包括:
[0104]锁存部，其适用于锁存数据；
[0105]数据传送部，其耦接在感测节点与锁存部之间；以及
[0106]设置/重置部，其耦接在锁存部与公共节点之间。
[0107]技术方案3.如技术方案2所述的半导体存储器件，其中，数据传送部在数据复制操作中将传送至感测节点的数据传送至锁存部。
[0108]技术方案4.如技术方案2所述的半导体存储器件，其中，包括在每个第二数据缓冲单元中的设置/重置部在数据复制操作的开始将锁存部初始化。
[0109]技术方案5.如技术方案2所述的半导体存储器件，其中，控制模块在数据读取操作中基于储存在第一数据缓冲单元中的数据来控制包括在每个第二数据缓冲单元中的数据传送部或设置/重置部。
[0110]技术方案6.如技术方案I所述的半导体存储器件，其中第二数据缓冲单元和第一数据缓冲单元中的每个，包括:
[0111]锁存部，其适用于锁存数据；以及
[0112]传送部，其耦接在第一数据缓冲单元的锁存部与第二数据缓冲单元的锁存部之间。
[0113]技术方案7.如技术方案I所述的半导体存储器件，其中，每个第二数据缓冲单元通过对应的传送部耦接至第一数据缓冲单元。
[0114]技术方案8.如技术方案7所述的半导体存储器件，其中，在数据读取操作中，控制模块选择性地激活第二数据缓冲单元的传送部。
[0115]技术方案9.如技术方案I所述的半导体存储器件，其中，在编程操作中，数据被储存在第二数据缓冲单元中。
[0116]技术方案10.—种操作半导体存储器件的方法，包括以下步骤:
[0117]感测储存在存储单元中的数据，并且将感测的数据锁存在第一数据缓冲单元中；
[0118]将锁存在第一数据缓冲单元中的数据复制到第二数据缓冲单元；以及
[0119]利用第二数据缓冲单元中的至少一个数据缓冲单元和第一数据缓冲单元来输出数据。
[0120]技术方案11.如技术方案10所述的方法，其中，复制的步骤包括:
[0121 ] 将第二数据缓冲单元中的至少一个数据缓冲单元初始化；
[0122]将锁存在第一数据缓冲单元中的数据传送至预定节点；以及
[0123]将传送至预定节点的数据锁存在第二数据缓冲单元中的至少一个数据缓冲单元中。
[0124]技术方案12.如技术方案10所述的方法，其中，在输出数据的步骤中，第二数据缓存单元中的至少一个数据缓冲单元和第一数据缓冲单元具有复制数据。
[0125]技术方案13.如技术方案12所述的方法，其中，在输出数据的步骤中，电流路径形成在输出端子与第二数据缓冲单元的至少一个数据缓冲单元以及第一数据缓冲单元之间。
[0126]技术方案14.如技术方案10所述的方法，还包括:
[0127]在编程操作中将数据锁存在第二数据缓冲单元中。
[0128]技术方案15.—种半导体存储系统，包括:
[0129]半导体存储器件，其包括多个数据缓冲单元；以及
[0130]控制器，其适用于接收关于数据缓冲单元的数量的信息，并且产生与将在半导体存储器件的数据读取操作中被激活的数据缓冲单元的数量相对应的激活信息。
[0131]技术方案16.如技术方案15所述的半导体存储系统，其中，数据缓冲单元包括:
[0132]第一数据缓冲单元，其适用于在数据读取操作中锁存储存在存储单元中的数据；以及
[0133]第二数据缓冲单元，其适用于在编程操作中锁存数据，
[0134]其中，第二数据缓冲单元基于激活信息而被选择性地激活。
[0135]技术方案17.如技术方案16所述的半导体存储系统，其中，每个第二数据缓冲单元包括:
[0136]锁存部，其适用于锁存数据；
[0137]数据传送部，其耦接在感测节点与锁存部之间；以及
[0138]设置/重置部，其耦接在锁存部与公共节点之间。
[0139]技术方案18.如技术方案17所述的半导体存储系统，其中，在数据读取操作中，基于激活信息和锁存在第一数据缓冲单元中的数据来控制包括在每个第二数据缓冲单元中的数据传送部和设置/重置部。
[0140]技术方案19.如技术方案16所述的半导体存储系统，其中，每个第二数据缓冲单元通过对应的传送部耦接至第一数据缓冲单元。
[0141 ] 技术方案20.如技术方案19所述的半导体存储系统，其中，在数据读取操作中，第二数据缓冲单元的传送部基于激活信息而被选择性地激活。
【主权项】
1.一种半导体存储器件，包括: 与数据线相对应的多个数据缓冲单元，其中，数据缓冲单元包括第一数据缓冲单元和第二数据缓冲单元，第一数据缓冲单元适用于在数据读取操作中锁存储存在存储单元中的数据； 输出单元，其适用于输出锁存在第一数据缓冲单元中的数据；以及 控制模块，其适用于在数据读取操作中控制将形成在第二数据缓冲单元与输出单元之间的电流路径。2.如权利要求1所述的半导体存储器件，其中，每个第二数据缓冲单元包括: 锁存部，其适用于锁存数据； 数据传送部，其耦接在感测节点与锁存部之间；以及 设置/重置部，其耦接在锁存部与公共节点之间。3.如权利要求2所述的半导体存储器件，其中，数据传送部在数据复制操作中将传送至感测节点的数据传送至锁存部。4.如权利要求2所述的半导体存储器件，其中，包括在每个第二数据缓冲单元中的设置/重置部在数据复制操作的开始将锁存部初始化。5.如权利要求2所述的半导体存储器件，其中，控制模块在数据读取操作中基于储存在第一数据缓冲单元中的数据来控制包括在每个第二数据缓冲单元中的数据传送部或设置/重置部。6.如权利要求1所述的半导体存储器件，其中第二数据缓冲单元和第一数据缓冲单元中的每个，包括: 锁存部，其适用于锁存数据；以及 传送部，其耦接在第一数据缓冲单元的锁存部与第二数据缓冲单元的锁存部之间。7.如权利要求1所述的半导体存储器件，其中，每个第二数据缓冲单元通过对应的传送部耦接至第一数据缓冲单元。8.如权利要求7所述的半导体存储器件，其中，在数据读取操作中，控制模块选择性地激活第二数据缓冲单元的传送部。9.一种操作半导体存储器件的方法，包括以下步骤: 感测储存在存储单元中的数据，并且将感测的数据锁存在第一数据缓冲单元中； 将锁存在第一数据缓冲单元中的数据复制到第二数据缓冲单元；以及 利用第二数据缓冲单元中的至少一个数据缓冲单元和第一数据缓冲单元来输出数据。10.一种半导体存储系统，包括: 半导体存储器件，其包括多个数据缓冲单元；以及 控制器，其适用于接收关于数据缓冲单元的数量的信息，并且产生与将在半导体存储器件的数据读取操作中被激活的数据缓冲单元的数量相对应的激活信息。
【专利摘要】一种半导体存储器件，包括：与数据线相对应的多个数据缓冲单元，其中，数据缓冲单元包括：第一数据缓冲单元和第二数据缓冲单元，第一数据缓冲单元适用于在数据读取操作中锁存储存在存储单元中的数据；输出单元，其适用于输出锁存在第一数据缓冲单元中的数据；以及控制模块，其适用于在数据读取操作中控制将形成在第二数据缓冲单元与输出单元之间的电流路径。
【IPC分类】G11C16/34, G11C16/10
【公开号】CN105702288
【申请号】CN201510511086
【发明人】林相吾
【申请人】爱思开海力士有限公司
【公开日】2016年6月22日
【申请日】2015年8月19日
【公告号】US20160172012