专利名称：具有自我对准分离栅极的快闪存储单元组件及其制造方法
技术领域：
本发明涉及半导体集成电路以及其制造方法。
本发明也可应用于其它半导体组件的制造，例如CMOS、微控制器、微处理器，以及其它特异的集成电路、埋入式记忆应用组件等。
工业上已经提出许多种非挥发性存储元件，其中一种存储元件是可抹除程序化的只读存储器(EPROM)组件，此组件可读、写和可抹除，例如可程序化。此EPROM组件主要是利用一种具有二位状态的浮置栅极场效晶体管，而二位状态代表的就是浮置电极中是否有电荷存在。即使正常的高讯号被施加到EPROM晶体管的栅极时，电荷通常多到足以防止导通。
现有的快闪EEPROM结构，如图1～2显示的是一种现有分离栅极快闪存储单元的简图。如图所示，这些图中包括有现有分离栅极快闪存储单元的上视图或平视图100和侧视图150。上视图100中显示有场隔离氧化区(101)，其一般均以FOX区表示。FOX区可将主动组件区中的一个单元区与另一个单元区彼此分开及/或隔离。快闪存储元件是定义在FOX区之间的区域。快闪存储元件包括有一浮置栅极105，定义在FOX区有部份重叠的区域。控制栅极103是位元元在部份覆盖浮置栅极和FOX区107的位置。此外，图中也显示有一露出源极/漏极区的接触窗109。浮置栅极则是利用现有定义技术形成，所形成的浮置栅极结构部份与FOX区域107重叠。然而，现有的浮置栅极并未自我对准，且会导致较大的单元尺寸。
侧视图150显示的是沿图1中的剖面线A-B剖开的剖面图。快闪存储单元的侧视图150中，包括有一基底117，其一般是半导体基底，或硅基底。位在基底117上表面的是一介电层121，其一般称为遂穿氧化层。位在遂穿氧化层上的则是一浮置栅极115。控制栅极103则是部份覆盖浮置栅极105，以形成″分离″的栅极构形。晶体管源极区111是定义在遂穿氧化层下的基底中，而晶体管漏极区113则是定义在遂穿氧化层下的基底中。此外，漏极区113并且耦接控制栅极层103。接触区109是定义在覆盖漏极区113的位置。介电层则是覆盖晶体管结构的部份控制栅极层、浮置栅极层、FOX区以及其它晶体管区域。
上述的快闪组件是利用Fowler-Nordheim遂穿电子进行抹除动作，例如将挑选的电压施加到VD、VS以及VCG，使射出电子经由浮置栅极边缘到达控制栅极。此使电子以相反方向位移的启始电压可使晶体管的读取模式为″激活″状态。在程序化模式中，当高电压施加到源极藉电以产生热电子时，控制栅极的电压约为1.5～3.0V。这些热电子具有足够能量可克服氧化障碍，并且进入浮置栅极，使得启始电压往正方向位移，导致晶体管的读取模式转变为″关闭″。一般来说，抹除状态相当于储存于单元单元内的逻辑″1″，而程序化状态则相当于储存于单元单元内的逻辑″0″。当然，若有特别的指示，反过来，抹除状态相当于储存于单元单元内的逻辑″0″，而程序化状态相当于储存于单元单元内的逻辑″1″也是可以的。
现有的组件需要高源极/浮置栅极耦合比，但低控制栅极/浮置栅极耦合比。此外，现有单元单元结构中尚存在有许多限制。为了缩小线宽，最好的方法是降低单元尺寸。然而，单元尺寸通常受限于控制栅极层的尺寸，其大小应该要足够大以增加快闪组件的栅极耦合率。栅极耦合率可通过如下所示的简单表示法定义栅极耦合率∝Cono/(Ctox+Cono)其中Cono是氧化物/氮化物/氧化物的电容值；而Ctox则是遂穿氧化物的电容值如上所示，栅极耦合率(″GCR″)一般会随为随遂穿氧化层的厚度减少而增加，并导致该层电容值的降低。不幸地，这些现有组件在减少遂穿氧化层的厚度后，往往无法保持有效的组件性能。此外，现有组件的几何构形也限制了遂穿氧化层对ONO层的相对区域。因此，如上所述，GCR似乎无法以简单和有效花费的方式被调整。一些厂商尝试提供有别于图1和图2所示的几何构形，然这些往往会需要额外的巨额花费或者限制组件制造。
目前，已有各式各样的EPROMs。在传统式的EPROMs中，其可被电性程序化，并且以紫外线暴露进行抹除，这些EPROMs一般指的就是紫外线可抹除程序化只读存储器(″UVEPROMs″)。UVEPROMs可利用施加一正电压于栅极上，使其可被位在UVEPROM晶体管间的漏极和源极间运行的高电流所程序化。此施加于栅极上的正电压可吸引由漏极到源极的电流中具有能量的电子(例如热电子)，使得电子溢出或射入浮置栅极，并且被捕捉在浮置栅极内。
其它种类的电性可抹除程序化只读存储器(″EEPROM″或″E2PROM″)。EEPROM一般都是以所谓的Fowler-Nordheim遂穿现象进行电性程序化和抹除的动作。另外一种EPROM是″快闪EPROM″，其乃利用热电子进行程序化，而其抹除动作则是利用Fowler-Nordheim遂穿现象。快闪EPROMS可利用闪光被抹除，或者利用Fowler-Nordheim遂穿现象以大块模式同时进行一数组单元单元或部分数组单元单元的抹除动作，此类快闪EPROMs通常称为″快闪单元单元″或″快闪组件″。
然而，快闪存储单元通常都是庞大且无法在想要的空间下制作，故必须使用构形复杂的多层栅极层作为控制栅极和浮置栅极。因此，快闪存储单元通常无法像其它种类的存储元件般紧密地整合或密集。此外，快闪存储元件通常需要高栅极耦合率，以达成想要的可程序性和功能性。高栅极偶合率通常可利用增加控制栅极相对于浮置栅极的表面积而达成，然此举将降低浮置栅极耦接到存储单元的信道区的表面积。不幸地，要增加栅极耦合率而不显著增加存储单元的尺寸是困难的。
有鉴于此，发展一种容易制造，且花费经济、可信度佳的快闪存储单元结构乃是当务之急。
本发明的目的在于提供一种具有自我对准分离栅极的快闪存储单元组件及其制造方法，例如快闪存储单元，在根据本发明的一实施例中，本发明提供一种新颖的自我对准浮置栅极层或多晶硅层的制造方法，且在一些实施例中此自我对准浮置栅极可降低得到的快闪存储单元尺寸。
本发明的目的可以通过以下措施来达到
一种具有自我对准分离栅极的快闪存储单元集成电路的制造方法，其步骤包括形成一半导体基底；形成一第一隔离区以及一第二隔离区于该基底上，该隔离区具有一主动区，且该主动区是定义在该第一隔离区和该第二隔离区间的凹陷区域；形成一介电层覆盖该主动区；形成一材料层覆盖该第一隔离区、该第二隔离区以及该主动区；以及选择性去除部分覆盖该第一隔离区和该第二隔离区的材料层，并且在该凹陷区形成一实质平坦化的材料区，且该实质平坦化的材料区是自我对准于该凹陷区。
一种具有自我对准分离栅极的快闪存储单元集成电路，该组件包括有一半导体基底；一位在该半导体基底上的第一隔离区和一第二隔离区，其中在该第一隔离区和该第二隔离区间的凹陷区并定义有一主动区；一遂穿介电层定义于该主动区上；一自我对准浮置栅极层定义于该凹陷区的主动区上；一介电层定义覆盖于该浮置栅极上；一控制栅极定义覆盖部份该浮置栅极层；其中，该浮置栅极层和该控制栅极层定义为一分离式栅极结构。
一种具有自我对准分离栅极的快闪存储单元半导体的制造方法，其步骤包括提供一半导体基底；形成一第一隔离区和一第二隔离区于该半导体基底上，该隔离区具有一主动区，且该主动区是位在该第一隔离区和该第二隔离区之间的凹陷区；形成一介电层覆盖该主动区；沉积一材料层覆盖该第一隔离区、该第二隔离区和该主动区；选择性去除部份覆盖该第一隔离区和该第二隔离区的该材料层，并且形成一实质平坦的材料区于该凹陷区内，该实质平坦的材料区定义为浮置栅极；形成一介电层覆盖该浮置栅极；以及形成一控制栅极覆盖该介电层。
本发明相比现有技术具有如下优点本发明乃揭示一种形成半导体集成电路组件的方法，其步骤乃系形成一半导体基底、形成一第一隔离区以及一第二隔离区于基底上，此隔离区具有一主动区，该主动区是定义在第一隔离区和第二隔离区间的凹陷区域内。然后，形成一介电层覆盖此主动区，形成一材料层覆盖于第一隔离区、第二隔离区以及主动区上，并且选择性去除部分覆盖于第一隔离区和第二隔离区上的材料层，且在凹陷区形成一实质平坦化的材料区，实质平坦化的材料区是自我对准于凹陷区。
如上所述的形成半导体集成电路组件的方法，其中由于构成浮置栅极的材料层是自我对准于凹陷区，故可降低后续完成的快闪存储单元的尺寸。
在一特例中，本发明提供一种新颖的半导体集成电路组件(例如快闪存储单元)制造方法，此方法包括有多个步骤，例如提供一半导体基底，该基底一般为硅晶片。在半导体基底上定义出包括第一隔离区和第二隔离区在内的场隔离区，且在该第一隔离区和第二隔离区间并定义有一凹陷区。其中，场隔离区可利用一般称为LOCOS的区域硅氧化制程或其它方法形成。此方法也包括沉积一材料层，以覆盖主动区的步骤，该主动区可为快闪存储元件的遂穿氧化层。
之后，沉积一材料层，例如多晶硅层，覆盖第一隔离区、第二隔离区以及主动区。然后，选择性去除部分覆盖第一隔离区和第二隔离区的材料层，并且在该凹陷区形成一实质平坦化的材料区，且该实质平坦化的材料区是自我对准于该凹陷区。此一方法可使浮置栅极自动对准场氧化区，且利用凹陷区可增加控制栅极对浮置栅极的耦合率。
在一较佳实施例中，选择性去除的步骤可利用化学机械研磨法或平坦化法。自我对准材料区例如可为一快闪存储元件中的浮置栅极。
在另一实施例中，本发明提供一种具有自我对准浮置栅极结构的存储单元，此存储单元包括有一半导体基底，该半导体上并形成有一第一隔离区、第二隔离区，以及位在第一隔离区和第二隔离区间的主动区；一覆盖在主动区上的遂穿介电层(例如氧化层、氮氧化层、或氮化层)；一定义在主动区内的凹陷区中的自我对准浮置栅极层；一定义覆盖于浮置栅极层上的介电层；一部分覆盖该浮置栅极层的控制栅极层；且该浮置栅极层和该控制栅极层是定义为分离栅极结构。因此，根据本发明所制造的自我对准浮置栅极层不仅可降低单元尺寸且可比现有技术更精确地制造。
在另一实施例中，本发明揭示了一种形成具有自我对准栅极层或导电层的集成电路组件的方法，此方法包括有多个步骤，例如提供一基底，其一般为硅晶片。其次，形成包括第一隔离区以及第二隔离区在内的隔离区于该基底上。此外，在形成隔离区时，并且在第一隔离区和第二隔离区间定义出一凹陷区。其中，场隔离区可利用一般称为LOCOS的区域硅氧化工艺或其它方法形成。然后，沉积一材料层，例如多晶硅层，覆盖第一隔离区、第二隔离区以及主动区。然后，选择性去除部分覆盖第一隔离区和第二隔离区的材料层，并且在该凹陷区形成一实质平坦化的材料区，且该实质平坦化的材料区是自我对准于该凹陷区。
本发明可根据现有技术达成如上所述的优点。在一些实施例中，本发明可提供较小的单元尺寸，且可利用自我对准多晶硅工艺改善组件的积集度。如上所述，本发明可利用现有的制造技术，例如化学机械研磨法或平坦化法，故假使这些工具存在情况下并不需要额外资金的花费。此外，在一些实施例中，本发明可利用自我对准工艺防止对准误差发生。
本发明可利用已知的制造技术达到如上所述的众多优点，然而为使本发明的优点和特征更清楚可见，兹将以根据本发明的较佳实施例，配合相关附图，详细说明如下
图1～2显示的是一种现有分离栅极快闪存储单元的简图。
图3～4显示的是根据本发明的一实施例所制备出来的快闪存储单元简图。
图5～13显示的是根据本发明的实施例以制备快闪存储单元的剖面。
本发明的快闪EEPROM结构和其制造方法，如图3和图4显示的是根据本发明的一实施例所制造出来的快闪存储单元简图，惟这些图标仅用以方便说明本发明，并非用以限定本发明的专利范围。任何熟悉此技艺者在参阅本发明后，当可做少许的修改与润饰。如图所示，这些图式包括有至少一根据本发明的实施例所制造出来的分离栅极快闪存储单元的上视图或平视图200，以及一侧视图或剖视图250。上视图200显示有场氧隔离氧化区201，其一般是以FOX表示。FOX区是用来分离及/或隔离主动组件区上的一个单元区与另一个单元区。虽然图中显示的是以FOX区隔离单元区，然而也可视需要而使用其它种类的隔离工艺。
快闪存储元件是定义在FOX间的区域，该快闪存储元件包括有多个特征，例如位在FOX区域间的浮置栅极205。控制栅极203则是覆盖部分的浮置栅极和部分的FOX区。此外，图中也显示露出源极/漏极区的接触开口209。浮置栅极结构205可利用一新颖的步骤，于FOX区域中形成一浮置栅极结构。本发明的浮置栅极是自我对准的，如标号207所示。此外，浮置栅极是自我对准于侧面或者X-方向。
侧视图250是沿图3的线段AB剖开所绘制的图式。侧视图250中的快闪存储元件包括有一硅基底217，其通常为一半导体基底或硅基底。介电层221是定义覆盖于基底217的上表面，此介电层一般称为遂穿氧化层。浮置栅极205是定义在遂穿氧化层上。在一些实施例中，遂穿氧化层可以用遂穿氮化层、遂穿氮氧化硅层以及其它适当的介电层取代。在多数的实施例中，遂穿层是实质不带有微孔且型态实质上一致形式。
控制栅极层202是定义覆盖部分浮置栅极205，以形成″分离″栅极构形。晶体管源极区211是定义在遂穿氧化层底下的区域，而晶体管漏极区213也是定义在遂穿氧化层底下的区域。介电层覆盖了部分晶体管结构的控制栅极层、浮置栅极层、FOX区以及其它晶体管区，其中介电层可由多种材料构成，例如硼磷硅玻璃(″BPSG″)、磷硅玻璃(″PSG″)、化学气相沉积的氧化物、氟化玻璃(″FSG″)以及其它介电材料。
图2和图4中的组件仅是快闪存储单元的一个组件。在多数实施例中，快闪集成电路组件芯片是由数百万的上述组件所构成。在较佳实施例中，快闪记忆基底电路具有至少256K个单元或者4百万个单元。快闪存储单元也可以埋入式设计或其它设计，与一个微处理器整合。当然，可视需要调整设计方式以及需要的单元数目。
本发明的快闪组件可利用Fowler-Nordheim遂穿电子进行抹除动作，例如将挑选的电压施加到VS、VCG和VD，将射出的电子由浮置栅极的边缘219到达控制栅极，使浮置栅极变成带有相当多的正电荷。此使电子以相反方向位移的启始电压可使晶体管的读取模式为″激活″状态。在程序化模式中，当高电压施加到源极接面以产生热电子时，控制栅极的电压约为1.5～3.0V。这些热电子具有足够能量可克服氧化障碍，并且进入浮置栅极，使得启始电压往正方向位移，导致晶体管的读取模式转变为″关闭″。一般来说，抹除状态相当于储存于单元内的逻辑″1″，而程序化状态则相当于储存于单元内的逻辑″0″。当然，若有特别的指示，反过来以抹除状态相当于储存于单元内的逻辑″0″，而程序化状态相当于储存于单元内的逻辑″1″也是可以的。
表一所显示的是挑选电压以测试组件功能的顺序，此顺序仅用以说明本发明，并非用以限定本发明。
表1程序化、抹除资料、读取资料
根据本发明的实施例，其制造流程简述如下1.提供一半导体基底；2.形成N型井和P型井；3.成长场隔离氧化层；4.成长遂穿氧化层；5.形成第一多晶硅层；6.掺杂第一多晶硅层；7.对该第一多晶硅层施一平坦化处理；
8.形成一氮化层于该垫氧化层上；9.定义该氮化层；10.氧化该第一多晶硅层；11.去除定义过的氮化层；12.蚀刻第一多晶硅层；13.形成高电压移植掩膜；14.施行高电压移植；15.形成薄氮化层；16.形成氮化物侧壁子；17.形成控制栅极介电层；18.掺杂第二多晶硅层；19.形成第二多晶硅层；20.定义第二多晶硅层；21.蚀刻氧化层；22.形成源极氧化层；23.形成第二多晶硅层；24.定义第二多晶硅层；25.使源极内的杂质扩散驱入；26.移植源极/漏极区；以及27.施行剩余的步骤。
如上所述的步骤，显示的是一种根据本发明的实施例以形成快闪存储单元的新方法，其具有许多优点，例如可形成自我对准栅极结构等。上述的这些步骤将参照附图和图号，详细说明如下。
图5～12显示的是一根据本发明的制造方法所得到的快闪存储单元的剖视图和上视图，此方法开始是先在半导体基底上形成场隔离氧化区201，该半导体基底一般是由硅所构成，但也可为其它材料。场隔离氧化区201通常是利用硅局部氧化程序形成，其中较为人所熟知的是LOCOS，或者其它形式的LOCOS，或者其它隔离工艺。
其次，形成一遂穿介电层221或介电层覆盖半导体基底表面，且介电层特别是定义在隔离区201间的主动区内。如图所示，主动区一般是位在两个隔离区201间的凹陷区内。遂穿介电层通常是由高品质的氧化物所构成，例如热氧化物或其它物。介电层也可由多层结构、氮氧化硅、氮化硅以及其它材料所构成。
然后，如图6所示，形成一多晶硅层204覆盖遂穿介电层221和隔离区201。如图所示，多晶硅层204具有相当一致的厚度并且持续到覆盖凹陷区和场隔离区。多晶硅层通常可利用各种技术沉积，在一些实施例中，多晶硅层沉积是位在是在低温的大气状态下形成，其将在稍后结晶化；或者，此多晶硅层可在多晶硅化状态下形成。此多晶硅的掺杂可利用扩散(例如POCl3)、线上(in-situ)掺杂(例如膦)或离子移植法完成。在设计原则为0.5μm或者更小的实施例中，多晶硅层的厚度约为2.0μm或者更小。由于后续的平坦化步骤，故多晶硅层的厚度通常并不会造成困难。
如图7所示，施一平坦化步骤，去除多晶硅层的突出部位。图7显示的是侧视图和上视图。平坦化步骤通常是使用化学机械研磨法或平坦化法。化学机械研磨法或平坦化法，一般以CMP表示，是一种研磨包括半导体基底和覆盖于基底上的薄膜的技术。利用此技术，便可将隔离表面较高的介电材料去除。化学机械研磨时是使用一个具有单一大研磨垫板的装置，在其旋转便可将置于研磨垫板上的不平坦基底或薄膜研磨掉，此外研磨垫上并需要涂布一种具有研磨性质的化学研浆，改善研磨垫的研磨性质，并进而改善基底或薄膜的研磨效果。
在一特例中，化学机械研磨程序是使用一种挑选出来的反应条件，使得研磨过程中可选择性地去除介电材料而不会破坏或去除已定义的遮蔽层。此反应条件是使用一种包括二氧化硅为主的研磨材料所构成的研浆，然后与一种适当的溶液(例如氢氧化钾)混合。研磨垫压在介电材料层上，去除突出的介电材料层，然后形成一实质平坦层于沟渠上的区域。如图所示，实质平坦层的高度实质上与遮蔽层相等或相当。在其它实施例中，实质平坦层是较低或较高，其乃决定于所使用的介电材料和平坦化方法。利用多晶硅方法和平坦化工艺，便可形成一自我对准多晶硅材料。
如图8所示，在多晶硅层205上形成一定义好的介电材料层206，此材料可利用各种技术形成。然后，在氧化前先以一如图8的上视图所示的掩膜结构遮蔽多晶硅层，其中掩膜结构可为具裸露区域的氮化硅层图案204。然后，先于氧化火炉内进行热退火处理，将裸露的多晶硅区域206氧化，再去除氮化掩膜。然后，选择性蚀刻去除上视图中标号P1的多晶硅部位208。然后，再施一移植步骤，将杂质导入组件的源极/漏极区内，以形成如图9中的上视图所示的轻掺杂区。
此外，可对该组件施加额外的步骤，例如以一氧化层覆盖于第一多晶硅层上。在特一的实施例中，本发明利用火炉氧化程序，以蒸气氧化法形成一氧化物所构成的介电层。然后，沉积积一薄氮化层覆盖于此氧化层上。此氧化物/氮化物/氧化物构成的组合结构，一般以ONO表示。当然，也可视需要，决定使用其它形式的介电层。侧壁子通常是利用这些介电材料形成。
然后，形成一第二多晶硅层或控制栅极层覆盖于上述的结构表面。多晶硅层一般可利用各种技术沉积。再一些实施例中，多晶硅层沉积是位在是在低温的大气状态下形成，其将在稍后结晶化；或者，此多晶硅层可在多晶硅化状态下形成。此多晶硅的掺杂可利用扩散(例如POCl3)、线上掺杂(例如膦)或离子移植法完成。接着，再以如图10所示的遮蔽步骤和蚀刻步骤定义此多晶硅层。然后，先蚀刻或清除位在源极/漏极区表面的氧化物，然后再重新长一氧化层覆盖源极/漏极表面。然后，如图10所示般，遮蔽第二多晶硅层，然后再次蚀刻，形成如图12和图13显示的浮置栅极和控制栅极的部分完整组件结构。
请参阅图13，其显示的是包括基底217(一般是半导体或硅基底)在内的快闪存储元件的侧视图250。基底217表面并覆盖有一介电层221，一般称为遂穿氧化层，而位在遂穿氧化层式的则是一浮置栅极层205。在一些实施例中，遂穿氧化层可由遂穿氮化层、遂穿氮氧化硅以及其它材料代替。在大多数的例子中，遂穿层是实质上不含微孔且型态实质是单一形式。
控制栅极层203则部分覆盖浮置栅极层，以形成″分离″栅极构形。晶体管源极区211是定义在遂穿氧化层底下的基底，而晶体管漏极213则是定义在遂穿氧化层底下耦接控制栅极层的基底。接触区是定义在覆盖漏极区的位置。介电层则是覆盖了包括部分控制栅极层、浮置栅极层、FOX区、以及其它晶体管区域在内的晶体管结构。介电层的材料可选自硼磷硅玻璃(″BPSG″)、磷硅玻璃(″PSG″)、化学气相沉积氧化物(″CVD oxide″)、氟化玻璃(″FSG″)，以及其它适当的介电材料。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，所作的各种更动与润饰均落在本发明的范围内，因此本发明的专利保护范围当视后附的权利要求并结合说明书和附图的范围为准。
权利要求
1.一种具有自我对准分离栅极的快闪存储单元集成电路的制造方法，其特征是其步骤包括形成一半导体基底；形成一第一隔离区以及一第二隔离区于该基底上，该隔离区具有一主动区，且该主动区是定义在该第一隔离区和该第二隔离区间的凹陷区域；形成一介电层覆盖该主动区；形成一材料层覆盖该第一隔离区、该第二隔离区以及该主动区；以及选择性去除部分覆盖该第一隔离区和该第二隔离区的材料层，并且在该凹陷区形成一实质平坦化的材料区，且该实质平坦化的材料区是自我对准于该凹陷区。
2.如权利要求1所述的具有自我对准分离栅极的快闪存储单元集成电路的制造方法，其特征是其中该平坦化步骤是利用化学机械研磨法完成。
3.如权利要求1所述的具有自我对准分离栅极的快闪存储单元集成电路的制造方法，其特征是其中这些隔离区包括有氧化物。
4.如权利要求1所述的具有自我对准分离栅极的快闪存储单元集成电路的制造方法，其特征是其中该较厚的材料层包括多晶硅。
5.如权利要求1所述的具有自我对准分离栅极的快闪存储单元集成电路的制造方法，其特征是其中该第一隔离区和第二隔离区是利用区域硅氧化工艺法制备。
6.如权利要求1所述的具有自我对准分离栅极的快闪存储单元集成电路的制造方法，其特征是其中该实质平坦化区域被定义为浮置栅极。
7.如权利要求1所述的具有自我对准分离栅极的快闪存储单元集成电路的制造方法，其特征是其中还包括一步骤，以形成一介电层覆盖该实质平坦化的材料区。
8.如权利要求7所述的具有自我对准分离栅极的快闪存储单元集成电路的制造方法，其特征是其中还包括一步骤，以形成一控制栅极层覆盖该介电层。
9.如权利要求8所述的具有自我对准分离栅极的快闪存储单元集成电路的制造方法，其特征是其中该实质平坦化材料区、该介电层和该控制栅极层定义为EEPROM半导体组件的栅极结构。
10.如权利要求9所述的具有自我对准分离栅极的快闪存储单元集成电路的制造方法，其特征是其中该EEPROM半导体组件包括一EEPROM半导体组件。
11.一种具有自我对准分离栅极的快闪存储单元集成电路，其特征是该组件包括有一半导体基底；一位在该半导体基底上的第一隔离区和一第二隔离区，其中在该第一隔离区和该第二隔离区间的凹陷区并定义有一主动区；一遂穿介电层定义于该主动区上；一自我对准浮置栅极层定义于该凹陷区的主动区上；一介电层定义覆盖于该浮置栅极上；一控制栅极定义覆盖部份该浮置栅极层；其中，该浮置栅极层和该控制栅极层定义为一分离式栅极结构。
12.如权利要求11所述的具有自我对准分离栅极的快闪存储单元集成电路，其特征是其中该遂穿介电层包括有二氧化硅。
13.如权利要求11所述的具有自我对准分离栅极的快闪存储单元集成电路，其特征是其中该第一隔离区和该第二隔离区是利用区域硅氧化工艺法制备。
14.如权利要求11所述的具有自我对准分离栅极的快闪存储单元集成电路，其特征是其中该浮置栅极层包括有多晶硅。
15.如权利要求11所述的具有自我对准分离栅极的快闪存储单元集成电路，其特征是其中该控制栅极包括有多晶硅。
16.如权利要求11所述的具有自我对准分离栅极的快闪存储单元集成电路，其特征是其中该自我对准浮置栅极具有一上表面，与该第一隔离区和该第二隔离区的上表面切齐。
17.如权利要求11所述的具有自我对准分离栅极的快闪存储单元集成电路，其特征是其中该自我对准浮置栅极是利用化学机械研磨法提供。
18.如权利要求11所述的具有自我对准分离栅极的快闪存储单元集成电路，其特征是自我对准浮置栅极是位在该第一隔离区的外缘。
19.如权利要求11所述的具有自我对准分离栅极的快闪存储单元集成电路，其特征是自我对准浮置栅极是位在该第二隔离区的外缘。
20.一种具有自我对准分离栅极的快闪存储单元半导体的制造方法，其特征是其步骤包括提供一半导体基底；形成一第一隔离区和一第二隔离区于该半导体基底上，该隔离区具有一主动区，且该主动区是位在该第一隔离区和该第二隔离区之间的凹陷区；形成一介电层覆盖该主动区；沉积一材料层覆盖该第一隔离区、该第二隔离区和该主动区；选择性去除部份位覆盖该第一隔离区和该第二隔离区的该材料层，并且形成一实质平坦的材料区于该凹陷区内，该实质平坦的材料区定义为浮置栅极；形成一介电层覆盖该浮置栅极；以及形成一控制栅极覆盖该介电层。
全文摘要
本发明揭示一种具有自我对准栅极层的集成电路的方法,一基底,为硅晶片。在半导体基底上包括第一隔离区和第二隔离区的场隔离区,在该第一隔离区和第二隔离区间并有一凹陷区。场隔离区利用LOCOS的区域硅氧化方法或其它方法形成。然后,沉积一材料层,如多晶硅层,覆盖第一隔离区、第二隔离区以及主动区。然后,选择性去除部分覆盖第一隔离区和第二隔离区的材料层,并且在该凹陷区形成一实质平坦化的材料区,该材料区是自我对准于该凹陷区。
文档编号H01L21/70GK1377073SQ01109200
公开日2002年10月30日 申请日期2001年3月22日 优先权日2001年3月22日
发明者陈炳动 申请人:华邦电子股份有限公司