专利名称：绝缘栅半导体器件及其新型自对准制造方法
技术领域：
本发明涉及半导体器件领域。它具体涉及如分别在权利要求1和7前序部分中描述的用于生产绝缘栅半导体器件的方法和绝缘栅半导体器件。
背景技术：
为制造现有技术绝缘栅双极晶体管(IGBT)单元中的阴极，浅基区和源区通常借助于自对准过程形成在半导体基板中，其中源区被设置在基区的一部分内。通过使用要在将来的器件中用作栅的多晶硅层作为在形成这些区中需要的掺杂步骤的硬掩模，亦即通过经由在掺杂步骤被执行之前必须被形成在多晶硅层中的单元窗进行掺杂，这可以被实现。各种拓扑对于IGTB单元是常见的，特征在于单元窗的形状，其可以是线形的，圆形的，正方形的，等等。通常，多个单元形成在一个公用半导体基板上。然而，如果需要IGBT单元具有与一般可用的半导体晶片可比的尺寸，则可以形成每半导体基板仅一个单个的单元。掺杂通常通过跟随有后续扩散步骤的注入来完成，但是也可以通过单独的扩散和/或注入或通过其它方法完成。
为向IGBT提供改进的安全工作区域(SOA)，特别是对于额定值超过2000V的高电压器件，经常使用复合的基区。除上述浅基区之外上述复合的基区还包括深基区，其中浅基区和深基区彼此部分重叠，深基区比浅基区更窄且更高地被掺杂，亦即在平行于多晶硅层的至少一个方向上具有更小的尺度。为了添加深基区，因此需要部分掩蔽单元窗的掺杂掩模。如果要获得最优的器件性能，这个掺杂掩模必须相对于单元窗被精确对准。未对准将导致阈电压的不可控偏移和SOA能力的潜在减小。
需要精确掩模对准的另一个过程步骤是源接触的形成。如果接触掩模未对准，则在源接触和沟道之间的源区的宽度将偏离对应的设计值。然而如果源区的宽度遍及IGBT单元而变化，将导致短路能力的降级。
发明内容
本发明的目的是提供一种用于制造开头提及的类型的绝缘栅半导体器件单元的方法，其允许一方面深基区和/或源接触和另一方面源区和/或浅基区和/或单元窗之间的精确对准，并提供一种绝缘栅半导体器件单元，其中由于未对准，特别是源接触未对准而引起的性能降级将被减小。
这个目的通过依照权利要求1的方法和依照权利要求7的半导体器件而实现。
在本发明的方法中，单元窗在分层结构中形成，所述分层结构以如此方式被设置在半导体基板的顶表面上以使在单元窗之内保留分层结构的至少一个条。对于需要对单元窗部分掩蔽的后续过程步骤，至少第一过程掩模被以如此方式形成以使至少一个第一条充当用于所述第一过程掩模的第一边缘。这具有如下优点，即用于上述至少一个附加的后续过程步骤的第一过程掩模边缘的位置相对于单元窗被精确限定。有利地，至少一个附加层，具体为氧化物层或用于添加过程掩模的底料，可被如此设置以使其在过程掩模被添加之前至少部分覆盖上述至少一个条和/或围绕单元窗的分层结构的主要部分。
在本发明方法的优选变化中，至少第一条被形成为隔离的条，亦即不触及围绕单元窗的分层结构的主要部分。如果分层结构包括至少一个电传导层，将没有电连接因此保留在围绕单元窗的电传导层的第一、主要部分和包括所述第一条的电传导层的第二部分之间。当器件在工作中时电传导层的第二部分将因此不是电激活的。这具有如下优点，即改进了对在制造IGBT单元时形成发射极接触所需的后续蚀刻步骤期间的潜在栅-发射极短接问题的过程敏感性(process sensitivity)。
在本发明方法的优选变化中，第一过程掩模起到用于添加深基区的掺杂掩模的作用。通过借助所存在的掺杂掩模，用第一传导性类型的掺杂物进行掺杂，优选地通过带有后续扩散的注入，来形成深基区。这具有如下优点，即深基区相对于所述第一条被精确对准。优选地，掺杂掩模被随后去除，并且在后续过程步骤中，优选地分别通过第一和第二传导类型的掺杂物的带有后续扩散的注入来形成浅基区和源区。上述深和浅基区及源区将因而相对于彼此被精确对准。
在本发明方法的另一个优选实施例中，第一过程掩模起到接触掩模的作用。在接触掩模形成前通过用第二传导性类型的掺杂物经由单元窗的掺杂来添加源区。继而一旦接触掩模就位，第一主接触通过经由源区的蚀刻而形成。导致单元窗内的第一主接触的精确对准。
在本发明方法的另一个优选变化中，第一过程掩模起到掺杂掩模的作用。在去除第一过程掩模和许多中间过程步骤后，第二过程掩模被以如此方式添加以使所述条再次充当用于所述第二过程掩模的边缘，其优选地起到接触掩模的作用。
在根据本发明的方法的另一个优选变化中，一个或多个条，优选地所有的条在后续过程步骤中被去除。
在依照权利要求7的本发明的半导体器件中，分层结构的至少一个条被设置在栅边缘和第一主接触之间的半导体基板的顶表面的第三区域上。这具有如下优点，即相比于现有技术的半导体器件，由相对于栅边缘的第一主接触的潜在未对准导致的短路能力的降级将被减小。
在本发明的半导体器件的优选实施例中，分层结构的电传导层的第二部分被电连接于第一主接触，所述电传导层的第二部分包括至少一个条。这样，由未对准导致的短路能力的降级可被完全消除。
更多有利的实现可以在从属权利要求中找到。
将参考示例实现并结合附图在下文中更详细地说明本发明，图中图1示出带有设置在顶表面上的分层结构的半导体基板的横截面，
图2、3、4和5说明怎样制造IGBT单元阴极，图6示出由图2到5中所示的制造过程所产生的IGBT单元阴极，图7示出通过图6中所示的结构的切面，及图8和9示出依照本发明的绝缘栅半导体器件。
图中所用的参考符号在参考符号列表中被说明。原则上同样的记号用于指示同样的部分。
具体实施例方式
图1a示出n-掺杂半导体基板1的横截面。包括氧化物层22和多晶硅层21的分层结构2被设置在半导体基板1的顶表面上。图2、3、4及5说明如何在半导体基板1中制造IGBT单元阴极在第一步骤中，单元窗3产生在分层结构2中，如图2中的透视表示及图3a的横截面中所示。为光刻领域的技术人员所公知的标准方法优选地被使用以去除分层结构2中想要去除的地方。单元窗3以如此途径被形成以使分层结构2的第一行隔离条41和第二行隔离条42保留在单元窗3之内，从而在每一行中得到至少一个开口411和421。包括隔离条41、42的多晶硅层21的第二部分不被电连接到围绕单元窗3的多晶硅层21的第一、主要部分，并将因此在器件工作时不是电激活的。这具有改进对在后续接触蚀刻期间的潜在栅-发射极短接问题的过程敏感性的优点。
第一过程掩模51，典型为光致抗蚀剂，然后被如此形成以使所述第一过程掩模51部分覆盖单元窗3，并且至少部分覆盖条41和42的每一个，如图3b中所示。宽度w1和w2优选地大于过程掩模51位置的典型不确定性(uncertainty)，亦即w1和w2优选地测量为几微米，优选为2到3微米。如图3d中所示的深P+-基区11然后通过第一离子注入步骤和后续的第一传导性类型掺杂物，例如硼的第一扩散步骤而形成。这将给所得到的IGBT单元提供好的安全工作区域(SOA)能力。在离子注入步骤期间，条41、42充当过程掩模边缘。所得到的如图3c中所示的第一注入分布(profile)11a因此由条位置在横向上限制。第一过程掩模51现在可被去除以便于进一步的过程步骤。
需要附加的过程步骤来完成IGBT单元。如图4b中所示的带有第一传导性类型的掺杂物的浅p-基区12再次通过第二注入步骤来添加，从而得到如图4a中所示的第二注入分布12a。这时，注入在单元窗3的整个横截面上完成。在第二扩散步骤后得到浅p-基区。在后续步骤中，如图4c中所示的带有第二传导性类型掺杂物，例如砷或磷的n+-源区13优选地通过跟随有第三扩散步骤的第三注入步骤来添加。
在本发明的优选实施例中，第二过程掩模52然后被形成，如图5a中所示。在后续的接触蚀刻步骤中，第二过程掩模52起到接触掩模的作用，其中条41和42又充当掩模边缘。发射极接触6是通过如下而形成的如图5b中所示，经由条41和42之间的区域中的n+-源区进行蚀刻，并且用金属来填充所得到的接触井，从而在发射极接触6与深p+-基区11之间建立良好的电连接。
由以上结合图2到图5描述的制造过程产生的IGBT单元阴极在图6中示出。所示结构为所谓的小条设计。图7a示出沿线A-A’并垂直于z轴的通过图6结构的切面。可替换的设计，即所谓的全条设计，在图7b中示出。开口411和421确保位于条41、42的每个之间的n+-源区13的外部部分和围绕单元窗3的分层结构2的第一、主要部分经由与发射极接触6串联的分布式电阻而电连接于发射极接触6，如从发射极镇流(emitterballasting)已知的。开口与全条长度的比率在IGBT单元的设计中是重要的因素。该途径后面的基本思想是如果发射极电流局部升高，则发射极镇流电阻上的电压降也将升高，其反过来将减小发射极电流并将发射极电流转移到n+-源区13的其它区。这具有的优点在于促进了较均匀的电流分布。
在本发明的另一个优选实施例中，电连接建立在发射极接触6和包括条41、42的多晶硅层21的第二部分之间。这优选地通过如下来实现在接触蚀刻步骤期间也蚀刻掉条41、42的不被接触掩模52覆盖的这样的部分，并适当地选择发射极接触6的厚度。
在本发明的另一个优选实施例中，在深p+-基区11已经形成后，条41和42通过干蚀刻步骤来去除。干蚀刻掩模被形成在多晶硅层21的将不被干蚀刻步骤去除的那些部分上，特别是围绕单元窗3的多晶硅层21的第一、主要部分，亦即将来的栅极区。这在依照本发明的方法的另一个优选变化中有特别的优点，其中分层结构中的单元窗3以如此方式被形成以使所保留的条形成闭合环，其可以例如是矩形的、圆形的、六边形的，等等。
通过依照本发明的绝缘栅半导体器件的垂直切面在图8中示出。上述器件表示一个IGBT结构，带有形成在半导体基本1底部上的p-掺杂阳极区14，所述p-掺杂阳极区14被电连接到阳极电极7。低温氧化物层8被设置在多晶硅层21的顶部上及其周围，从而把多晶硅层21与发射极金属化9电绝缘。在这个实施例中，在多晶硅层21的第二部分的条41、42和发射极金属化9或发射极接触6之间没有电连接。通过依照本发明的半导体器件的条中的开口之一的另一个垂直切面在图9中示出。
在依照本发明的半导体器件的优选实施例中，电连接存在于包括条41、42的多晶硅层21的第二部分和发射极金属化9及发射极接触6之间。
参考符号列表1 半导体基板11第一掺杂区，深p+-基11a 第一注入分布12第二掺杂区，浅p-基12a 第二注入分布13第三掺杂区，n+-源14p-掺杂阳极区21电传导层，多晶硅层22电绝缘层3 单元窗41，42第一，第二条411，421 第一、第二开口51第一过程掩模，掺杂掩模52第二过程掩模，接触掩模6 第一主接触，发射极接触7 阳极金属化8 低温氧化物9 阴极金属化。
权利要求
1.一种制造绝缘栅半导体器件单元的方法，包括如下步骤在半导体基板(1)的阴极侧上的分层结构(2)中形成单元窗(3)，所述分层结构包括所述半导体基板(1)的顶部上的氧化物层(22)和所述氧化物层(22)的顶部上的多晶硅层(21)，所述单元窗通过如下而形成向下部分地去除所述分层结构至基板，从而剩下分层结构的至少两个隔离条(41，42)保留在单元窗内，所述隔离条(41，42)把单元窗(3)划分成位于隔离条和单元窗外边缘之间的外单元窗区和位于隔离条之间的内单元窗区；通过如下在半导体基板中形成掺杂区(11，12)分别应用过程掩模到内或外单元窗区，并且经由另一个、未被覆盖的单元窗区把掺杂物注入到基板中；特征在于，在单元窗形成步骤之中或之后，通过向下另外去除一些所述分层结构至基板，在隔离条(41，42)中形成开口(411，421)，并且在于通过经由开口(411，421)注入掺杂物到基板中，在开口(411，421)之下的半导体基板中形成掺杂区(13)。
2.一种绝缘栅半导体器件，包括分层结构(2)，其位于半导体基板(1)的基本为平面的阴极侧上，所述分层结构被设置在单元窗(3)周围并形成绝缘栅，该绝缘栅包括所述半导体基板(1)的顶部上的氧化物层(22)和所述氧化物层(22)的顶部上的多晶硅层(21)，第一传导性类型的第一掺杂区(11)，其延伸到所述单元窗(12)的中心之下的基板中，第一传导性类型的第二掺杂区(12)，具体为浅基区(12)，其延伸到与所述第一掺杂区(11)相邻的单元窗的外边缘之下的半导体基板中；至少一个第二传导性类型的第三掺杂区(13)，具体为源区(13)，其部分延伸到相邻于所述第一掺杂区(11)的所述第二掺杂区(12)中；以及第一主接触(6)，其设置在顶表面上，电连接于所述第一掺杂区(11)和所述第三掺杂区(13)；特征在于，至少两个隔离条(41，42)被设置在绝缘栅(21)和第一主接触(6)之间的单元窗(3)内，从而把单元窗(3)划分为外单元窗区和内单元窗区，所述外单元窗区位于隔离条和绝缘栅极(21)之间和第三掺杂区(13)之上，并且所述内单元窗区位于隔离条之间并包括主接触(6)，所述条包括半导体基板顶部上的氧化物层和氧化物层顶部上的多晶硅层，在于上述两个条包括开口(411，421)，并且在于第三掺杂区(13)延伸到开口之下的基板中，从而将外单元窗区之下的第三掺杂区(13)电连接到第一主接触(6)。3.如权利要求2所述的绝缘栅半导体器件，特征在于开口(411，421)长度与条长度的比率被安排以匹配所需的发射极镇流电阻。
全文摘要
一种绝缘栅半导体器件，包括具有顶表面的半导体基板(1)和从分层结构(2)在顶表面上形成的绝缘栅(21，22)，上述分层结构(2)包括至少一个电绝缘层(22)，其中分层结构(2)的至少一个条(41，42)被设置在绝缘栅(21，22)边缘与第一主接触之间的顶表面的区域上。一种用于绝缘栅半导体器件的制造方法，包括以下步骤在所述分层结构(2)中形成单元窗(3)，形成至少一个过程掩模(51)，其部分地覆盖单元窗(3)，并延伸以至少部分覆盖分层结构的所述至少一个条(41，42)，所述至少一个条(41，42)起到用于至少一个过程掩模(51)的边缘的作用。
文档编号H01L29/423GK1723570SQ200380105403
公开日2006年1月18日 申请日期2003年12月9日 优先权日2002年12月10日
发明者穆纳福·拉希莫, 克里斯托夫·冯·阿克斯 申请人:Abb瑞士有限公司