专利名称：记忆体元件与电路的制作方法
技术领域：
本发明一般性地涉及一保护半导体元件免受等离子损坏(plasmadamage)的保护电路。
背景技术：
在制作集成电路(IC)的过程中，使用等离子蚀刻方法(plasma etching)生成连接集成电路元件的金属线(metal lines)或多晶硅线(polysiliconlines)。一般地，该方法产生的电荷(charges)积聚在金属线或多晶硅线上。由于MOS闸极(gate)的电容(capacitance)相当高，等离子蚀刻方法所产生的电荷积聚在MOS元件的闸极，可能击穿闸极周围的电介质(dielectric)。类似地，集成电路上某些元件的电介质(层)非常薄，该电介质层上的金属层或多晶硅层也可能积聚一部分由该方法所产生的电荷。被该等离子方法产生的电荷所导致的损坏包括在电介质内产生电荷陷阱(charge trap)、电介质介面退化(deterioration)、元件生命周期缩短等。结果，包含MOS元件或电介质薄膜的集成电路的性能下降。
业界已提出保护集成电路避免制造过程中等离子方法招致损坏的方法。例如，Chou et al.在第2004/0007730号美国专利申请案中所描述的保护元件所包括的一对PMOS和NMOS晶体管，各自的闸极接线端子(terminals)连接于相应的基板(substrate)。第2004/0007730号美国专利申请案的图4-5被分别引用为本说明的图1-2。
图1中，在一元件基板11上形成的集成电路元件10所包括的集成电路12的保护元件包括PMOS晶体管15和NMOS晶体管16。PMOS晶体管的源极/汲极中一接线端子接地，其另一接线端子与集成电路12的节点14相连，以避免等离子方法产生的电荷招致的损坏。PMOS晶体管15的闸极与其基板相连，还连接于电压产生器13因而在运行中得到电压。NMOS晶体管16的源极/汲极中一接线端子接地，其另一接线端子也与节点14相连，以避免等离子方法产生的电荷招致的损坏。NMOS晶体管16的闸极与其基板相连，还连接于电压产生器13因而在运行中得到电压。
在制造过程中，由于电压产生器13不提供电压输出，PMOS晶体管和NMOS晶体管的闸极电位为浮动。集成电路元件10运行时，PMOS晶体管15的闸极得到集成电路元件10最高的可能工作电压，NMOS晶体管16的闸极得到集成电路元件10最低的可能工作电压，因此该两晶体管均关闭以避免干扰集成电路元件10的正常运行。
图2为PMOS晶体管15和NMOS晶体管16的剖面图。该两晶体管形成在同一P型半导体基板(PW)20上。第一n型深井(NWD)21和第二n形深井(NWD)22生成在基板20上。PMOS晶体管15包括在第一n型深井21(即PMOS晶体管15的基板)中形成的源极23和汲极24，以及在源极23和汲极24之间所限定的通道区域上形成的闸极27。n型接触区域25形成在第一n型深井21的表面里。p型接触区域26形成在与第一n型深井21相邻的基板20(PW)的表面里。p型深井(PWI)31形成在第二n型深井22里。NMOS晶体管16包括在p型深井31(即NMOS晶体管16的基板)中形成的源极32和汲极33，以及在源极32和汲极33之间所限定的通道区域上形成的闸极36。一n型接触区域37形成在第二n型深井22的表面里。一p型接触区域34形成在p型深井31的表面里。一p型接触区域35形成在与第二n型深井22相邻的基板20(PW)的表面里。
PMOS晶体管15的闸极27通过接触区域25与第一n型深井21相连，并在运行过程中与电压产生器13相连，接受由13产生的电压VPCP11，该VPCP11为集成电路元件10的最高工作电压。PMOS晶体管15的源极23通过接触区域26与基板20和参考地相连。PMOS晶体管15的汲极24与节点30(图1中的节点14)相连，避免等离子方法产生的电荷所招致的损坏。
NMOS晶体管16的闸极36通过接触区域34与p型深井31相连，并在运行过程中与电压产生器13相连，接受由13产生的电压NVPP，该NVPP为集成电路元件10的最低工作电压。NMOS晶体管16的源极32通过接触区域35与基板20和参考地相连。NMOS晶体管16的汲极33与节点30(图1中的节点14)相连，避免等离子方法产生的电荷所招致的损坏。
在集成电路元件10的制造过程中闸极27和36漂浮。因此，如果在节点14(图2的节点30)积累有正电荷，那么正电荷可通过PMOS晶体管15放电，如果在节点14(图2的节点30)积累有负电荷，那么负电荷可通过NMOS晶体管16放电。
但是，当集成电路IC12为具有多条字线(word line)的记忆体排列时，则易受等离子方法所招致的损坏，图1所示的保护电路可能无效，因为该电路只能保护一条字线。为了保护整个记忆体排列，必须使用许多图1所示的保护元件，结果要消耗很多晶片面积。
而且，图1的保护元件不适用于跨接字线(strapped word lines)。图3显示具有跨接字线的传统记忆体元件300的部分平面图。图4所示为传统记忆体元件300沿图3中A-A’直线的剖面图。形成在半导体基板302上的记忆体元件300包括多行多列排列的记忆单元(cell)(未显示)。每一行相当于字线(word line)WL，每一列相当于位元线(bit line)BL。位元线BL形成在半导体基板302的扩散区(未显示)，每一字线WL包括顶层金属条304和多个多晶硅段306。如图4所示，在跨接区域，每一多晶硅段306，通过第一金属接触310、经内置金属电介质(IMD)314中的312，再经夹层电介质(ILD)320中的316和318，与顶层金属条304相连。多晶硅段306形成在位于半导体基板302上的闸极电介质322的某一层上。
当图1中的保护元件与字线WL的多晶硅段306相连时，该保护元件可将积聚在多晶硅306上由等离子方法产生的电荷彻底释放。但积聚于其他多晶硅段306上的电荷不能被有效释放。
发明内容
与本发明实施例相一致，所提供的记忆体元件，可连接于保护电路，避免等离子方法招致的损坏。记忆体元件包括多个字线和多个二极管的记忆体排列，其中每一二极管与对应的字线相连。
与本发明实施例相一致，所提供的电路，含有记忆体元件，该元件包括多个字线和多个二极管的记忆体排列，其中每一二极管与一对应的字线相连。该电路还包括与二极管连接、保护字线免受等离子方法招致的损坏的保护电路。
本发明其他特征和优点，一部分将在下面说明中被揭露，一部分显而易见无须描述，或通过实现本发明而获得。利用所附申请专利范围所主张的原理或其组合可了解与获得本发明的特征与优点。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1显示一具有保护元件的传统电路。
图2是图1的保护元件的剖面图。
图3显示具有跨接字线的传统记忆体元件的部分平面图。
图4显示沿图3中线A-A’的传统记忆体元件的剖面图。
图5显示与本发明实施例相符合、具有跨接字线的传统记忆体元件的部分平面图。
图6是记忆体元件沿图5中直线B-B’的剖面图。
图7A是与本发明实施例相符合的保护电路的剖面图。
图7B显示图7A的保护电路的等价电路的剖面图。
图8显示用来保护图5-6的记忆体元件的保护电路(图7A-7B)的配置。
10、12、300、500集成电路、集成电路元件、记忆体元件13电压产生器15、704PMOS晶体管
16、706NMOS晶体管27、36、718、728闸极23、32、712、722源极24、33、714、724汲极11、14、20、302、702基板508跨接区域26、34、35p型接触区域25、37n型接触区域528、536、538p+型扩散区域530n+型扩散区域716、726通道区域21、22、524、710n型深井526、720p型深井14、A、B、30节点314、320、514电介质312、316、318、512、516、518连接导体304、504顶层金属条310、510第一金属接触306、506多晶硅段BL位元线WL字线GND地VPP、VPCP11集成电路元件10的最高工作电压NVPP集成电路元件10的最低工作电压700保护电路730、732、734、736、738井拾取区具体实施方式
本说明配合所附图式，举例详细说明本发明实施例。如有可能，将在所有图式中使用相同的说明数字代表相同或类似部件。
与本发明实施例相符合，所提供的保护装置对记忆体元件的多个字线或跨接字线的保护，防止等离子方法招致的损坏。
图5显示与本发明实施例相符合、具有跨接字线的传统记忆体元件500的部分平面图，图6是记忆体元件500沿图5中直线B-B’的剖面图。
记忆体元件500，形成在半导体基板502上，包括多个以行列排列的记忆体单元(cell)。每一行相当于字线(word line)WL，每一列相当于位元线(bit line)BL。位元线BL形成在半导体基板502的扩散区(未显示)，每一字线WL包括顶层金属条504和多个多晶硅段506。如图6所示，在跨接区域508，每一多晶硅段506，通过第一金属接触510、经内置金属电介质(inter-metal dielectric，IMD)514中的512，再经夹层电介质(inter-layer dielectric，ILD)520中的516和518，与顶层金属条504相连。多晶硅段506形成在位于半导体基板502上的闸极电介质522的某一层上。
与本发明第一实施例相符合，在跨接区508形成n型深井524，在n型深井524中形成p型深井526。对应于每一字线，在n型深井524中形成p+型扩散区域528，在p型深井526中形成n+型扩散区域530。p+型扩散区域528，通过夹层电介质520中的532与第一金属接触510相连，n+型扩散区域530，经过夹层电介质520中的534与第一金属接触510相连。
另外，在跨接区域508的一端，n+型扩散区域536作为井拾取区(pick-up)，形成在n型深井524中；p+型扩散区域538作为井拾取区，形成在p型深井526中。n+型扩散区域536可连接于保护电路释放正电荷，p+型扩散区域538可连接于保护电路释放负电荷。
与本发明实施例相符合，又提供了能够释放等离子方法产生的正、负电荷的保护电路。图7A显示释放等离子方法产生的正、负电荷的保护电路700的剖面图，。图7B显示保护电路700的等效电路。
保护电路700形成在半导体基板702上，包括PMOS晶体管704和NMOS晶体管706。第一n型深井(n-well)708和第二n形深井710生成在基板702上。PMOS晶体管704包括在第一n型深井708(即PMOS晶体管704的基板)中形成的源极712和汲极714，以及在源极712和汲极714之间所限定的通道区域716上形成的闸极718。p型深井720形成在第二n型深井710里。NMOS晶体管706形成在p型深井(p-well)720中，包括在p型深井(p-well)720(即NMOS晶体管706的基板)中形成的源极722和汲极724，以及在源极722和汲极724之间所限定的通道区域726上形成的闸极728。
在严重掺杂的扩散区域生成的井拾取区730、732和734分别位于第一n型深井708里、第二n型深井710里和p型深井720里。井拾取区736和738位于基板702上，这里，井拾取区736和738分别临近于第一n型深井708和第二n型深井710。
PMOS晶体管704的源极712可连接于外部电路的节点A以接受和释放正电荷。NMOS晶体管706的源极722可连接于外部电路的节点B以接受和释放负电荷。PMOS晶体管704的闸极718和井拾取区730、732可连接于电压VPP，这里，VPP是节点A的最高可能电压或外部电路的最高可能工作电压。NMOS晶体管706的闸极728和p型深井720的井拾取区734均可连接于电压NVPP，这里，NVPP是节点B的最低可能电压或外部电路的最低可能工作电压。汲极714和724分别连接于基板702的井拾取区736和738，并接地。因此外部电路工作时，PMOS晶体管704和NMOS晶体管706关断，避免干扰外部电路的正常运行。
在外部电路和保护电路700的制造过程中，闸极718和728电位为浮动，如果正电荷积聚在节点A，正电压出现在PMOS晶体管704的源极712，结果PMOS晶体管704被导通，传导电流释放节点A的正电荷。如果负电荷积聚在节点B，负电压出现在NMOS晶体管706的源极722，结果NMOS晶体管706被导通，传导电流释放节点B的负电荷。
参考图8，保护电路700可用来保护记忆体元件500，方法是通过井拾取区536将PMOS晶体管704的源极712连接于n型深井524，通过井拾取区538将NMOS晶体管706的源极722连接于p型深井526。于是每一字线WL和每一多晶硅段506，通过两个管道连接到保护电路700。
1、通过第一金属接触510，经532、一第一二极管802(形成于p+型扩散区域528和n型井524的连接部)，到PMOS晶体管704的源极712；2、通过第一金属接触510，经534、一第二二极管804(形成于n+型扩散区域530和p型井526的连接部)，到NMOS晶体管706的源极722。
如图8所示，每一个第一二极管802的正极连接于对应的第一金属接触510和对应的字线，其负极连接于PMOS晶体管704的源极712。每一个第二二极管804的正极连接于对应的NMOS晶体管706的源极722，其负极连接于对应的第一金属接触510和和对应的字线。因此，字线WL的多晶硅段506上积聚的正电荷通过对应的二极管802和PMOS晶体管704释放，其上积聚的负电荷通过对应的二极管804和NMOS晶体管706释放。因此，字线WL的多晶硅段506上积聚的正电荷通过对应的二极管802和PMOS晶体管704释放，其负电荷通过对应的二极管804和NMOS晶体管706释放。
如以上所论，与本发明实施例相一致的保护装置允许单一的保护电路来保护记忆体元件的多字线或跨接字线，因而相应地节省晶片面积。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种记忆体元件，可连接于一保护电路，用来消除等离子方法(plasma-induce)所产生电荷招致的损坏，其特征在于该记忆体元件包括一记忆体元件排列，包括多个字线；以及多个二极管，每一个该些二极管连接于对应的某一字线和保护电路之间。
2.根据权利要求1所述的记忆体元件，其特征在于其保护电路包括第一部分以及第二部分，第一部分用以释放正电荷，第二部分用以释放负电荷，其中多个二极管包括多个第一二极管和第二二极管，每一个该些第一二极管连接在对应的某一字线和保护电路的第一部分之间，每一个该些第二二极管连接在对应的某一字线和保护电路的第二部分之间。
3.根据权利要求2所述的记忆体元件，其特征在于其中每一个该些第一二极管和每一个该些第二二极管，具有正极和负极，每一个该些第一二极管的正极连接于对应的字线，其负极连接于该保护电路的第一部分；每一个该些第二二极管的负极连接于对应的字线，其正极连接于该保护电路的第二部分。
4.根据权利要求3所述的记忆体元件，其特征在于记忆体元件形成在半导体基板上，每一个该些第一二极管由该半导体基板上的n型井和该n形井里的p型扩散区组成。
5.根据权利要求4所述的记忆体元件，其特征在于其每一个该些第二二极管由位于n型井里的p型井和位于p型井里的n型扩散区域组成。
6.根据权利要求3所述的记忆体元件，其特征在于其记忆体元件形成在半导体基板上，每一个该些第二二极管由位于该半导体基扳里的p型井和位于p型井里的n型扩散区域组成。
7.根据权利要求1所述的记忆体元件，其特征在于其中每一个该些字线包括多个顶层金属条和多个多晶硅段，每一多晶硅段在一跨接区域(strapping area)，通过对应的多数个第一金属接触其中之一，连接于对应的顶层金属条。
8.根据权利要求7所述的记忆体元件，其特征在于其中多个二极管形成在该跨接区域，并连接在第一金属接触和保护电路之间。
9.一记忆体电路，其特征在于其包括一记忆体元件，包括一记忆体阵列，该记忆体阵列包括多个字线和多个二极管，每一该些二极管连接于对应的某一字线；以及一保护电路，连接于该二极管，保护该字线免受等离子方法招致的损坏。
10.根据权利要求9所述的记忆体电路，其特征在于其中所述的保护电路包括一释放正电荷的第一部分和一释放负电荷的第二部分，其中该些多个二极管包括多个第一二极管和多个第二二极管，每一该第一二极管连接于对应的某一字线和该保护电路的第一部分之间，该每一第二二极管连接于对应的某一字线和该保护电路的第二部分之间。
11.根据权利要求10所述的记忆体电路，其特征在于其中每一该些第一二极管和每一该些第二二极管，具有正极和负极，每一该些第一二极管的正极连接于对应的字线，其负极连接于该保护电路的第一部分；每一该些第二二极管的负极连接于对应的字线，其正极连接于该保护电路的第二部分。
12.根据权利要求11所述的记忆体电路，其特征在于其中记忆体元件形成在半导体基板上，每一第一二极管由该半导体基板上的n型井和该n形井里的p型扩散区组成。
13.根据权利要求12所述的记忆体电路，其特征在于其中每一第二二极管由位于n型井提供的p型井和位于p型井里的n型扩散区域组成。
14.根据权利要求11所述的记忆体电路，其特征在于其记忆体元件形成在半导体基板上，每一第二二极管由位于该半导体基板里的p型井和位于p型井里的n型扩散区域组成。
15.根据权利要求9所述的记忆体电路，其特征在于其每一字线包括多个顶层金属条和多个多晶硅段，每一该多晶硅段通过对应的某一第一金属接触连接于对应的位于跨接区域的顶层金属条。
16.根据权利要求15所述的记忆体电路，其特征在于其多个二极管形成在跨接区域，并连接在第一金属接触和保护电路之间。
17.根据权利要求9所述的记忆体电路，其特征在于其保护电路包括一PMOS晶体管，包括闸极、源极和汲极，其闸极连接于基板，其汲极连接于地，其源极连接于多个二极管中的某一个二极管；以及一NMOS晶体管，包括闸极、源极和汲极，其闸极连接于基板，其汲极连接于地，其源极连接于多个二极管中的其他二极管。
18.根据权利要求17所述的记忆体电路，其特征在于其中所述的PMOS晶体管的闸极被连接，接受该记忆体元件的最高可能工作电压，该NMOS晶体管被连接，接受该记忆体元件的最低可能工作电压。
19.根据权利要求17所述的记忆体电路，其特征在于其PMOS晶体管的源极连接于某一二极管的负极，当正电荷积聚在字线上时，该PMOS晶体管导通，释放正电荷。
20.根据权利要求17所述的记忆体电路，其特征在于其NMOS晶体管的源极连接于其他二极管的正极，当负电荷积聚在字线上时，该NMOS晶体管导通，释放负电荷。
全文摘要
一种记忆体元件，可连接于一保护电路以避免等离子方法所产生电荷招致的损坏，该记忆体元件所包含的一记忆体排列包括多个字线和多个二极管，该每一二极管连接于某一该字线和保护电路之间。
文档编号H01L23/58GK1801391SQ200510071918
公开日2006年7月12日 申请日期2005年5月23日 优先权日2005年1月6日
发明者周铭宏 申请人:旺宏电子股份有限公司