专利名称：非易失半导体存储器件及其制造方法
技术领域：
本发明涉及非易失半导体存储器件及其制造方法，具体地，涉及对增加闪速(flash)存储器的存储容量有用的技术。
背景技术：
作为在其中可以电改写数据的非易失半导体存储器中可以一次擦除在其中的数据的存储器，已知是所谓的闪速存储器。闪速存储器具有出色的便携性和抗冲击性，并且其中存储的数据可以一次电擦除。因此，近年来，对作为小型便携的信息处理工具，例如，便携个人计算机和数码照相机，的存储器件的闪速存储器的需要迅速地扩大。为了使其市场更大，重要的是使存储单元的面积更小，由此降低每比特的成本。
日本专利No.2694618描述了具有每个使用三层多晶硅栅的虚接地(imaginary-grounding)型存储单元的闪速存储器。在该文献中的每个存储单元由在半导体衬底中的阱中形成的半导体区和三个栅电极组成。三个栅是在阱上形成的浮动栅、在阱和浮动栅上以扩展形成的控制栅以及在控制栅、邻近的控制栅与浮动栅之间形成的擦除栅。三个栅电极都由多晶硅制成，并且通过绝缘膜彼此隔离。浮动栅和阱也通过绝缘膜彼此隔离。多个存储单元的控制栅沿行方向彼此连接，从而构成字线。沿列方向形成存储单元的源极和漏极扩散层，并且在彼此靠近的存储单元之间共用任一个扩散层。由此，存储单元变成虚接地型。结果，使其沿列方向的间距减小。每个擦除栅与每个沟道平行排列，并且在字线之间还与字线(控制栅)平行。
当数据写入存储单元中的选定的一个时，独立的正电压施加到字线及其漏极，另外电压施加到阱上，其源极和擦除栅设置为0V。这样，在靠近漏极的沟道区中产生热电子，然后，电子注入到浮动栅中，从而选定存储单元的阈值上升。当擦除数据时，正电压施加到擦除栅上，另外电压施加到字线上，源极、漏极和阱设置为0V。这样，电子从浮动栅释放到擦除栅，从而阈值下降。
日本未审专利公开No.2002-373948公开了配备具有与模式阵列结构的分裂栅型存储单元的闪速存储器。在该文献中的每个存储单元中，在衬底中制造沟槽，辅助栅(auxiliary gate)埋置在沟槽中，在沟槽的底表面和侧表面上形成成为数据线的扩散层和辅助栅的沟道区。这样，使存储单元沿数据线方向的间距减小。
日本未审专利公开No.2001-156275公开了具有每个使用三层多晶硅栅的存储单元的非易失性半导体存储器。在该文献中的每个存储单元中，沿存储器的数据线方向延伸与浮动栅和控制栅不同的第三栅电极。当在第三栅电极下面的沟道导通时在衬底中形成的反型层用作数据线。这使删除在存储器阵列中的任何扩散层成为可能。因此，可以减小数据线的间距。
发明内容
发明人已经研究过的与模式闪速存储器由其中的每一个存储单元由在p型阱上方具有三个栅的场效应晶体管组成的存储单元组成。构成每个存储单元的三个栅为浮动栅、控制栅和选择栅。穿过p型阱上方的第一栅绝缘膜(隧道氧化膜)形成选择栅。浮动栅形成在选择栅与其邻近的选择栅之间，并且通过第一栅绝缘膜与p型阱电绝缘。浮动栅和选择栅通过在选择栅侧壁上的绝缘膜彼此绝缘，并且浮动栅和在其上方形成的控制栅通过第二栅绝缘膜绝缘。控制栅沿行方向延伸，以构成字线。选择栅沿垂直于字线的列方向延伸。存储单元的源极和漏极形成在选择栅的侧壁中的一个下面的p型阱中，并且沿垂直于字线的列方向延伸，由此构成局部位线。
为了在选择的一个存储单元中写入数据，15V施加到选定存储单元的字线上(其它字线的电压0V)，1.2V施加到其选择栅(其它选择栅的电压0V)。同时，0V施加到其n型半导体区(源极)，4.5V施加到连接到相同字线并且靠近选定存储单元的存储单元的n型半导体区(漏极)。这样，从源极流到漏极的电子的一部分(热电子)通过第一栅绝缘膜(隧道氧化膜)注入到浮动栅中。
为了形成上述存储单元的浮动栅，首先在其中形成有选择栅的半导体衬底上淀积多晶硅膜。淀积该多晶硅膜使其具有如此小的厚度，以便不埋盖在任何两个邻近的选择栅之间的间隙。接着，用与多晶硅膜蚀刻选择性不同的绝缘膜，例如，防反射膜，在间隙内部的多晶硅膜上埋盖在两个相邻的选择栅之间的间隙。在该状态中，蚀刻排列在绝缘膜上方并覆盖选择栅顶部的多晶硅膜，从而在两个相邻的选择栅之间保留多晶硅膜。保留的硅膜成为浮动栅。
然而，在进一步缩小存储单元的情况下，根据如上所述的浮动栅形成方法，其中任何两个相邻的选择栅之间的间隔变得非常短。因此，难以在其中形成选择栅的半导体衬底上淀积多晶硅膜，并且随后用防反射膜在间隙内部的多晶硅膜上埋盖在这些选择栅中的任何两个相邻选择栅之间的间隙。因此，不可能以很好的产量制造具有所要求形状的浮动栅。
在其中每个浮动栅形成在任何两个相邻的选择栅之间的闪速存储器中，用浮动栅与其控制栅之间的静电容量(Cfg-cg)与浮动栅外围的总静电容量(Ctot)的比表示的耦合率(Cfg-cg/Ctot)随着在该存储器中的存储单元缩小到更小的尺寸而变得更低。结果，存储单元不容易以高速工作。
本发明的目的是通过促进存储单元缩小，提供用于使非易失半导体存储器件的存储容量增大的技术。
通过本说明书以及附图的描述，将使本发明的上述目的、其它目的以及其新的特征更加明显。
本发明的典型方面简要地描述如下本发明的非易失半导体存储器件包括每个存储单元包括场效应晶体管的多个存储单元，包括在第一导电类型的半导体衬底的主表面上方形成的第一栅绝缘膜；在该第一栅绝缘膜上方形成的选择栅，该选择栅具有被第一绝缘膜覆盖的侧表面和顶表面；以侧壁的形式在该选择栅的两个侧面上方形成，并且通过该第一绝缘膜与该选择栅电隔离的浮动栅中的一个；以覆盖该浮动栅的表面形成的第二栅绝缘膜；以及在该第二栅绝缘膜上方形成的控制栅通过该第二栅绝缘膜与该浮动栅电隔离，并且通过该第二栅绝缘膜和该第一绝缘膜与该选择栅电隔离，该存储单元沿该半导体衬底主表面的第一方向和垂直于该第一方向的第二方向以矩阵形式排列，其中沿该第一方向在每行中排列的存储单元的控制栅彼此连接，以构成字线，以及沿该第二方向在每列中排列的存储单元的选择栅彼此连接。
简要地，本发明的典型方面的有利效果使促进非易失半导体存储器件的缩小并增加其容量成为可能。
图1示出了本发明的实施方式的闪速存储器的存储器矩阵结构的局部平面图。
图2是沿图1的线A-A的半导体衬底的局部剖面图。
图3是沿图1的线B-B的半导体衬底的局部剖面图。
图4是沿图1的线C-C的半导体衬底的局部剖面图。
图5是本发明的实施方式的闪速存储器的存储器矩阵区和其中一个区的外围区域的示意平面图。
图6是沿图5的线A-A′的衬底1的局部剖面图。
图7是沿图5的线B-B′的衬底1的局部剖面图。
图8示出了在写入、读出和擦除操作时，施加到字线以及施加到存储单元的选择栅和反型层上的电压之间的关系。
图9是用于说明存储单元的写入操作的图。
图10是等效电路图，该图示意地示出了在写入操作时耗尽层对存储单元的影响。
图11示出了制造本发明的实施方式的闪速存储器的方法的局部剖面图。
图12是局部剖面图，该图示出了在制造闪速存储器的方法中，在图11示出的步骤之后的步骤。
图13是局部剖面图，该图示出了在制造闪速存储器的方法中，在图12示出的步骤之后的步骤。
图14是局部剖面图，该图示出了在制造闪速存储器的方法中，在图13示出的步骤之后的步骤。
图15是局部剖面图，该图示出了在制造闪速存储器的方法中，在图14示出的步骤之后的步骤。
图16是局部剖面图，该图示出了在制造闪速存储器的方法中，在图15示出的步骤之后的步骤。
图17是局部剖面图，该图示出了在制造闪速存储器的方法中，在图16示出的步骤之后的步骤的。
图18示出了本发明的不同实施方式的闪速存储器的存储器矩阵结构的局部剖面图。
图19示出了制造图18中示出的闪速存储器的方法的局部剖面图。
图20是本发明的不同实施方式的闪速存储器的存储器矩阵区和其中一个区的外围区域的示意平面图。
图21A是沿图20的线A-A′的衬底的示意剖面图，图21B是在写入/读出时的等效电路图。
图22A是沿图20的线B-B′的衬底的示意剖面图，图22B是在写入/读出时的等效电路图。
图23示出了在写入、读出和擦除操作时，施加到字线以及施加到存储单元的选择栅和反型层上的电压之间的关系。
图24示出了在写入、读出和擦除操作时，施加到字线以及施加到存储单元的选择栅和反型层上的电压之间的另一个关系。
具体实施例方式
下面将参考附图详细描述本发明的实施方式。在说明实施方式的所有图中，相同的部件原则上用相同的参考数字表示，并省略相同部件的重复描述。
(实施方式1)图1是局部平面图，示出了本发明的实施方式1的闪速存储器的存储器矩阵(memory mat)结构，图2是沿图1的线A-A的半导体衬底的局部剖面图，图3是沿图1的线B-B的半导体衬底的局部剖面图，图4是沿图1的线C-C的半导体衬底的局部剖面图。在图1(平面图)中，省略了一些部件的图示，以便能容易看到导电层的图形。
本实施方式的闪速存储器是具有16Gb(吉比特)容量的与模式闪速存储器。该闪速存储器的存储单元MC以矩阵形式排列在将仅称作衬底1的半导体衬底1主表面的存储器矩阵区中。衬底1由p型硅(Si)单晶构成。在其上形成n型埋层2。在n型埋层2上形成p型阱3。在每个存储器矩阵中，n型埋层2将p型阱3和衬底1分开，并且以便为每个存储器矩阵的p型阱3提供给定电压形成。
存储单元MC形成在存储器矩阵区的p型阱3上。存储单元MC每个由场效应晶体管构成，该场效应晶体管具有形成在p型阱3的表面上的第一栅绝缘膜5、形成在第一栅绝缘膜5上并具有被二氧化硅膜(第一绝缘膜)6覆盖的侧表面和顶表面的选择栅7、以侧壁的形式形成在选择栅7的两个侧表面上并通过二氧化硅膜6与选择栅7电隔离的浮动栅8中的一个、覆盖二氧化硅膜6和每个浮动栅8表面的第二栅绝缘膜9以及形成在第二栅绝缘膜9上的控制栅10。
控制栅10通过第二栅绝缘膜9与浮动栅8电隔离，并且通过第二栅绝缘膜9和二氧化硅膜6与选择栅7电隔离。关于沿图1中的X方向的每行中排列的多个存储单元MC，它们的控制栅10彼此连接，以使互相结合，由此构成单个字线WL。
第一栅绝缘膜5由膜厚度大约为9nm的二氧化硅膜或氮氧化硅膜构成。当在选择的存储单元MC中的一个中写入数据时，第一栅绝缘膜5成为在p型阱3的表面(沟道区)中产生的热电子注入到浮动栅8中的通路，以便起所谓的隧道氧化膜的作用。
选择栅7每个由n型多晶硅膜构成，栅长度(沿X方向的宽度)和高度分别大约为40nm。在沿X方向任何两个相邻的选择栅7之间的间隔大约为140nm。沿Y方向的每列中排列的多个存储单元MC的选择栅7彼此连接，以使互相结合。关于覆盖每个选择栅7外围的二氧化硅膜6，在选择栅7侧表面的膜厚度大约为15nm，在选择栅7顶表面的膜厚度大约为60nm。
每个浮动栅8由n型多晶硅膜等组成。其栅长度(即，其接触第一栅绝缘膜5部分在X方向中的宽度)大约为15nm。浮动栅8的顶端延伸直到覆盖选择栅7的二氧化硅膜6的顶端附近。关于以侧壁的形式形成在二氧化硅膜6的每个侧表面上的该浮动栅8，其栅高度与长度的比(即，高宽比)较大(例如，5或更多)，即，以侧壁形式的浮动栅8与绝缘膜9之间的接触面积大于浮动栅8与绝缘膜5之间的接触面积；因此，即使MC的尺寸缩小，穿过第二栅绝缘膜9面对控制栅10的浮动栅部分的面积比可以较大。换句话说，由浮动栅8与控制栅10之间的静电容量(Cfg-cg)与浮动栅8外围的总静电容量(Ctot)的比值表示的耦合率(Cfg-cg/Ctot)可以设置为0.8或更多。因此，可以改善控制栅10对浮动栅8的电压可控性。由此，甚至在低电压下也可以提高存储单元MC的工作速度。
将每个浮动栅8与相应的控制栅10绝缘的第二栅绝缘膜9由三个绝缘膜(二氧化硅膜、氮化硅膜和二氧化硅膜)组成，其膜厚度大约为20nm。控制栅10(字线WL)由例如n型多晶硅膜的导电膜组成，或其中硅化钨(WSix)膜叠置在例如n型多晶硅膜的导电膜上的多晶金属硅化物(Polycide)膜组成。
构成每个存储单元MC的场效应晶体管在晶体管不工作的时候没有任何源极或漏极。然而，当存储单元MC工作时，通过对选择栅7施加正电压，在选择栅7下面的p型阱3的表面中形成n型反型层(reversion layer)。该反型层起源极和漏极的作用。反型层沿以Y方向延伸的选择栅7形成。彼此不同的电压通过读出放大器系统金属布线(S1和S2)施加到该n型反型层，如后面将会有详细描述；因此，反型层也起存储单元MC的位线的作用。在当存储单元MC工作时在选择栅7下面形成的反型层这样使用的情况下，不必要在存储器矩阵区内部给出位线形成区。结果，可以减小在任何相邻的存储单元MC之间的间隔。
每个选择栅7具有在p型阱3的表面中形成如上所述这种反型层的功能，并且还具有隔离彼此相邻的存储单元MC的功能。换句话说，当正电压施加到选择的一个存储单元MC，并且0电压施加到其它选择栅7上时，仅在施加正电压的选择栅7下面形成反型层(源极和漏极)，并且在其它选择栅7下面不形成反型层(源极和漏极)；因此，可以实现选定存储单元M与未选定的存储单元MC的隔离。因此，在存储器矩阵区内部不必要给出任何元件隔离区。由此，可以减小在任何相邻的存储单元MC之间的间隔。
在本实施方式的闪速存储器的情况下，围绕每个存储器矩阵区，即，相邻的存储器矩阵区之间，形成未示出的元件隔离区。该元件隔离区由众所周知的元件隔离凹槽或沟槽组成，称为STI(浅沟槽隔离)或SGI(浅沟槽隔离)，其中硅膜埋置在衬底1中产生的沟槽或沟道中。在每个控制栅10(字线WL)上穿过层间电介质形成由多个层制成的金属布线，未在图1到4中示出。
图5是存储器矩阵区和区中的一个的外围区域的示意平面图，图6是沿图5的线A-A′的衬底1的局部剖面图，图7是沿图5的线B-B′的衬底1的局部剖面图。
在每个存储器矩阵区中，例如，彼此平行布置256字线(WL0、WL1、...、WL254和WL255)。每个字线WL的宽度等于彼此相邻的字线WL之间的间隔。每个字线(WL0、WL1、...、WL254和WL255)在字线与在字线下面的存储单元MC重叠的区域中起控制栅10的作用。
在垂直于字线WL(WL0、WL1、...、WL254和WL255)的方向(Y方向)中，彼此平行排列多个选择栅7。这些选择栅中的任何四个并排排列的栅构成一组。在每个组中，通过四个电源电路系统金属布线(G1到G4)，两个和另两个分别形成在存储器矩阵区的Y方向的两端部分，彼此不同的电压可以分别施加到四个选择栅7。
在存储器矩阵区的Y方向中的每个端部的p型阱3中，形成n+型扩散层12。如图7所示，每个n+型扩散层12形成在每个选择栅7的一端下面。在存储器矩阵区的一端形成的n+型扩散层12形成在，例如，按照在存储器矩阵区中形成的选择栅7中的双数的顺序排列的选择栅7下面。给定电压通过第一读出放大器金属布线(S1)施加到n+型扩散层12。另一方面，在存储器矩阵区的另一端形成的n+型扩散层12形成在，例如，按照在存储器矩阵区中形成的选择栅7中的单数的顺序排列的选择栅7下面。给定电压通过第二读出放大器金属布线(S2)施加到n+型扩散层12。这样，第一读出放大器系统金属布线(S1)按照双数的顺序连接到在选择栅7下面的n+型扩散层12，第二读出放大器系统金属布线(S2)按照单数的顺序连接到在选择栅7下面的n+型扩散层12；因此，当正电压施加到两个相邻的选择栅7中的每一个，在相邻的栅下面的p型阱3中形成反型层时，彼此不同的电压可以施加到两个反型层上。
多个如上所述构成的存储器矩阵区形成在衬底1上，这些存储器矩阵区构成具有16GB(吉比特)容量的与模式闪速存储器的存储器阵列。围绕存储器阵列，形成有以下驱动在每个存储器矩阵区中存储单元MC的外围电路(例如，列译码器、行译码器、列锁存器、阱控制电路、电压提升电路、增强时钟电路和电压箝位(cramping)电路)。这里省略其图示。
以下描述在本实施方式中存储单元MC的写入、读出和擦除操作。注意图5所示的连接到字线(WL1)的两个存储单元(MC1和MC2)，并且在存储单元(MC)中的一个(MC1)表示选定单元，另一个表示未选定的单元(MC2)的状态中进行上述描述。图8示出了施加到字线(WL1)的电压与施加到每个存储单元(MC1和MC2)的选择栅7和反型层的电压之间的关系。在图8中所示的电压值仅仅是例子，可以施加的电压不限于此。
为了在存储单元(MC1)中写入数据，15V施加到连接到存储单元(MC1和MC2)的字线(WL1)上，0V施加到其它字线(WL0、WL2、...、WL255)。两伏电压通过电源电路金属布线G3施加到存储单元(MC1)的选择栅7，同时6V通过电源电路金属布线G1施加到存储单元(MC2)的选择栅7。此时，0V施加到其它电源电路金属布线G2和G4的选择栅7，从而不在这些布线下面形成任何反型层。
这样，两个存储单元(MC1和MC2)打开，从而在位于存储单元(MC1和MC2)的每个选择栅7下面的p型阱3的表面中形成n型反型层11，并且还在位于存储单元(MC1和MC2)之间的p型阱3的表面中形成沟道区13，如图9所示。此时，2V施加到存储单元(MC1)的选择栅7，同时更高的6V施加到存储单元(MC2)的选择栅7；因此，耗尽层14围绕存储单元(MC2)的n型反型层11延伸，并且其一端到达在存储单元(MC1)的浮动栅8下面的区域附近。
接着，0V通过读出放大器系统金属布线S2施加到存储单元(MC1)的n型反型层11上，5V通过读出放大器系统金属布线S1施加到存储单元(MC2)的n型反型层11上。这样，在两个n型反型层11之间产生电压差，从而施加5V的存储单元(MC2)的n型反型层11变成漏极，不施加电压的存储单元(MC1)的n型反型层11变成源极；因此，电子在两个n型反型层11之间的沟道区13中从源极流到漏极。
如上所述，围绕存储单元(MC2)的n型反型层11形成的耗尽层14的一端到达在存储单元(MC1)的浮动栅8下面的区域附近；因此，当5V施加到存储单元(MC2)的n型反型层11上，并且0V施加到存储单元(MC1)的n型反型层11上时，在存储单元(MC1)的浮动栅8下面的区域附近产生高电压差(5V)。结果，在该浮动栅8下面的沟道区13中产生热电子，从而热电子通过第一栅绝缘膜5注入到浮动栅8中。另一方面，通过耗尽层14的影响，热电子的产生在存储单元(MC2)的浮动栅8下面的区域附近受到抑制。结果，没有热电子注入到存储单元(MC2)的浮动栅8中。这样，仅在选定存储单元(MC1)中写入数据。图10是等效电路图，该图示意地示出了在写入时耗尽层14对存储单元(MC1和MC2)的影响。
在存储单元(MC2)中写入数据的情况下，施加到两个存储单元(MC1和MC2)中的每一个的选择栅7和n型反型层11的电压与上述相反。具体地，在15V施加到字线(WL1)的状态下，6V施加到存储单元(MC1)的选择栅7上，并且2V施加到存储单元(MC2)的选择栅7上。此外，5V施加到存储单元(MC1)的n型反型层11上，并且0V施加到存储单元(MC2)的n型反型层11上。这样，在存储单元(MC2)的浮动栅8下面的沟道区13中产生的热电子通过第一栅绝缘膜5注入到浮动栅8中，从而在存储单元(MC2)中写入数据。此时，通过从存储单元(MC1)的n型反型层11伸出的耗尽层14的影响，热电子的产生在存储单元(MC1)的浮动栅8下面的区域附近受到抑制。结果，没有热电子注入到存储单元(MC1)的浮动栅8中。换句话说，来自存储单元(MC2)的n型反型层11的耗尽层14从存储单元(MC2)的浮动栅8向存储单元(MC1)延伸；因此，没有热电子注入到存储单元(MC2)的浮动栅8中。
可以在存储单元(MC1)中写入四种数据，例如，″00″、″01″、″10″和″11″，作为2比特/单元。通过改变写入时间，同时保持字线(WL1)的写入电压恒定，改变注入到选定存储单元(MC1)的浮动栅8中的热电子的数量，可以实现这种多值存储。
为了读出在存储单元(MC1)中写入的数据，使在沟道区的电流方向与在写入时的相反。具体地，15V施加到连接到存储单元(MC1)的字线(WL1)上，0V施加到其它字线(WL0、WL2、...、WL255)。此外，2V通过电源电路系统金属布线G3施加到存储单元(MC1)的选择栅7上，并且另一个2V通过电源电路系统金属布线G1施加到存储单元(MC2)的选择栅7上，以便在存储单元(MC1和MC2)的每个选择栅7下面形成n型反型层11。此时，0V施加到连接到其它电源电路系统金属布线G2和G4的选择栅7，从而不在选择栅下面形成n型反型层11。此外，0V通过读出放大器系统金属布线S2施加到存储单元(MC1)的n型反型层11上，1V通过读出放大器系统金属布线S1施加到存储单元(MC2)的n型反型层11上。由在源极和漏极之间流动的电流的状态检测存储单元(MC1)的阈值电压，以便确定电荷是否注入到浮动栅8中。以与写入时相同的方式，通过耗尽层14的影响，热电子的产生在存储单元(MC2)的浮动栅8下面的区域附近受到抑制，从而不读出存储单元(MC2)中的数据。
为了擦除数据，负电压(-18V)施加到字线(WL1)，以便通过F-N(Flowlor-Nordheim)隧道放电将注入在浮动栅8中的电荷泄放到p型阱3中。
以下参考图11-17描述用于制造本实施方式1的闪速存储器的方法的例子。
如图11所示，首先使用众所周知的生产工艺在由p型单晶硅制成的衬底1上形成n型埋层2和p型阱3。其后，热氧化衬底1，在p型阱3的表面上形成由二氧化硅组成第一栅绝缘膜5(隧道氧化膜)。
接着，如图12所示，通过CVD在第一栅绝缘膜5上淀积大约40nm厚的n型多晶硅膜和大约150nm厚的二氧化硅膜6。其后，利用使用光致抗蚀剂膜作为掩模的干蚀刻技术构图二氧化硅膜6和n型多晶硅膜，由此形成其中的每一个具有用二氧化硅膜6覆盖的顶表面的选择栅7。选择栅7的栅长度大约为65nm。
接着，热氧化衬底1，以便在选择栅7之间重新产生被用于形成选择栅7的蚀刻蚀刻掉的第一栅绝缘膜5。当进行该热氧化时，由n型多晶硅组成的选择栅7的侧壁同时被氧化，如图13所示。由此，选择栅7的侧表面和顶表面被二氧化硅膜6覆盖。另外，热氧化使选择栅7的栅长度变小，从而长度变为大约为40nm。
接着，如图14所示，在二氧化硅膜6覆盖的每个选择栅7的两个侧面上形成以侧壁形式的浮动栅8。为了形成浮动栅8，首先通过CVD在衬底1上淀积n型多晶硅膜。使淀积的该n型多晶硅膜具有如此小的膜厚度(大约40nm)以致于该膜不埋盖在选择栅7之间的间隙。接着，各向异性刻蚀该n型多晶硅膜，以提供浮动栅8，浮动栅具有大约15nm的栅长度和大的高宽比，其中它们的顶端延伸到二氧化硅膜6的顶端附近。
当进行上述各向异性刻蚀时，在选择栅7之间的第一栅绝缘膜5以及在膜5下面的p型阱3的表面也被蚀刻。因此，在这些区域中的p型阱3的表面向下移动。
接着，如图15所示，形成第二栅绝缘膜9，用于将每个浮动栅8与将在后续步骤中形成的控制栅10隔离。第二栅绝缘膜9由三个绝缘膜组成，其中叠置有二氧化硅膜、氮化硅膜和二氧化硅膜，以便使在浮动栅8与控制栅10之间的静电容量(Cfg-cg)较大。
构成第二栅绝缘膜9的三个绝缘膜中下面的二氧化硅膜具有大约6nm的膜厚度。可以通过CVD淀积该二氧化硅膜。为了得到具有良好质量的第二栅绝缘膜，要求通过热氧化工艺而不是CVD形成膜9。然而，如上所述，通过用于形成浮动栅8的各向异性刻蚀，在选择栅7之间的p型阱3的表面中产生台阶。因此，担心当在该状态中进行普通热氧化时，二氧化硅膜的膜厚度在台阶区域的表面上变得不均匀，从而第二栅绝缘膜9的特性变坏。
由此，在本实施方式中，使用ISSG(现场蒸汽产生)氧化工艺代替普通热氧化工艺。ISSG氧化工艺是将氢和氧直接引入到热处理室中，然后在被加热到高温(例如，900℃)的衬底1上进行自由基(radical)氧化反应的工艺。根据ISSG氧化工艺，比根据以众所周知的RTP(快速热处理)为基础的热氧化更进一步抑制氧到衬底1中的增强扩散。因此，当通过ISSG氧化工艺氧化衬底1的表面时，也可以在上述台阶区域的表面上形成基本上具有均匀膜厚度的二氧化硅膜。
通过CVD淀积作为第二栅绝缘膜9的中间层的氮化硅膜。该氮化硅膜的膜厚度大约为8nm。通过CVD或热氧化工艺在氮化硅膜上形成二氧化硅。为了得到具有良好质量和均匀膜厚度的二氧化硅，要求通过热氧化工艺，特别是上述ISSG氧化工艺形成该膜。该二氧化硅膜的膜厚度大约为6nm。这样使用CVD和ISSG氧化工艺使在包括在选择栅7之间的p型阱3的表面和浮动栅8的表面的衬底1的整个表面上形成基本上具有均匀膜厚度(大约20nm)的第二栅绝缘膜9成为可能。
接着，如图16所示，在第二栅绝缘膜9上形成控制栅10(字线WL)。为了形成控制栅10(字线WL)，通过CVD在第二栅绝缘膜9上淀积具有大约250nm的膜厚度的n型多晶硅膜。随后，使用化学机械抛光使n型多晶硅膜的表面平坦和光滑，然后，利用使用光致抗蚀剂作为掩模的干蚀刻技术构图n型多晶硅膜。
如图17所示，该图是沿图1的线C-C的剖面图，在进行用于构图n型多晶硅膜的干蚀刻时，在控制栅10(字线WL)之间的区域中进行过蚀刻，以防止n型多晶硅膜的蚀刻残余物。如上所述，通过用于在每个选择栅7的两个侧面上形成浮动栅8的各向异性蚀刻，在这些区域中的p型阱3的表面向下移动，并随后用第二栅绝缘膜9覆盖。
因此，能防止或减少p型阱3的表面的暴露，即使当构图n型多晶硅膜时过蚀刻这些区域。这样，减小了未选定存储单元MC的泄漏电流；因此，提高了本实施方式1的闪速存储器的工作可靠性及其产量。因为可以增加连接到每个位线的存储单元MC的数量，所以可以促进闪速存储器存储容量的增加。
其后，穿过控制栅10(字线WL)上的层间电介质形成金属布线(例如电源电路系统金属布线G1到G4以及读出放大器系统金属布线S1和S2)，由此完成本实施方式的闪速存储器。
根据本实施方式，因为可以大大地减小其中的存储单元的尺寸，所以可以实现具有大存储容量的与模式闪速存储器。
(实施方式2)图18是局部剖面图，示出了本发明的实施方式2的闪速存储器的存储器矩阵区。
如图18所示，在本实施方式的每个存储单元MC中，起源极和漏极作用的n型扩散层4形成在每个选择栅7下面的p型阱3的表面中。该层4用作位线。该n型扩散层4形成在选择栅7的一个侧壁的下面。为了形成n型扩散层4，通过图14所示方法在p型阱3上形成选择栅7，然后，使用倾斜离子注入将n型杂质引入到p型阱3的表面中。
如上所述，在实施方式1的闪速存储器中，在对选择的选择栅7中的一个施加正电压时，在选择栅下面的p型阱3的表面上形成的n型反型层11用作位线；然而，在本实施方式的闪速存储器中，在p型阱3的表面中预先形成用作位线的n型扩散层4(源极和漏极)。用n型扩散层4作为位线的方式使位线电阻低于用n型反型层11作为位线的方式成为可能。
图20是存储器矩阵区和区中的一个的外围区域的示意平面图。注意图20所示的两个存储单元(MC1和MC2)，以下描述两个中的一个(MC1)为选定单元的情况下和另一个(MC2)为选定单元的情况下的操作。图21A是沿图20的线A-A′的衬底1的示意剖面图，图21B是在写入/读出时的等效电路图。图22A是沿图20的线B-B′的衬底1的示意剖面图，图22B是在写入/读出时的等效电路图。图23示出了当存储单元(MC1)为选定存储单元时，施加到字线WL以及每个存储单元(MC1和MC2)的选择栅7和n型反型层11上的电压之间的关系，图24示出了当存储单元(MC2)为选定存储单元时，施加到字线WL以及每个存储单元(MC1和MC2)的选择栅7和n型反型层11上的电压之间的关系。
在本实施方式的闪速存储器中，在每个选择栅7的侧壁中的一个下面形成有n型扩散层(位线)4；因此，在其中其浮动栅8及其n型扩散层4彼此靠近排列的存储单元(MC1)与其中其浮动栅8及其n型扩散层4彼此远离排列的存储单元(MC2)之间，当存储单元工作时，其电压关系必须不同。
例如，在存储单元(MC1)中写入数据的情况下，15V施加到连接到存储单元(MC1和MC2)的字线WL。此外，6V施加到图20所示的选择MOS晶体管(SG3和SG4)的一个(SG4)的栅极，5V写入电压通过读出放大器系统金属布线S2施加到存储单元(MC1)的n型扩散层4。另一方面，2V施加到选择MOS晶体管(SG1和SG2)的一个(SG1)的栅极，0V通过读出放大器系统金属布线S1施加到存储单元(MC2)的n型扩散层4。
这样，在两个n型扩散层4之间产生电压差，从而施加5V的存储单元(MC1)的n型扩散层4变成漏极，施加0V的存储单元(MC2)的n型扩散层4变成源极。因此，电子在两个n型扩散层4之间的沟道区中从源极流到漏极。此时，6V通过电源电路系统金属布线G2施加到未选定的存储单元(MC2)的选择栅7，0V通过电源电路系统金属布线G1施加到选定存储单元(MC1)的选择栅7。结果，通过从存储单元(MC2)的n型扩散层4伸出的耗尽层的作用，热电子的产生在存储单元(MC2)的浮动栅8下面的区域附近受到限制，从而热电子仅注入到存储单元(MC1)的浮动栅8中。
另一方面，在存储单元(MC2)中写入数据的情况下，5V写入电压施加到存储单元(MC2)的n型扩散层4，0V电压施加到存储单元(MC1)的n型扩散层4。这样，存储单元(MC2)的n型扩散层4变成漏极，存储单元(MC1)的n型扩散层4变成源极。因此，电子在两个n型扩散层4之间的沟道区中从源极流到漏极。此时，通过从n型扩散层4伸出的耗尽层的作用，热电子的产生在存储单元(MC1)，其中浮动栅8和n型扩散层4彼此靠近排列，的浮动栅8下面的区域附近受到限制。因此，热电子仅注入到存储单元(MC2)的浮动栅8中。简而言之，在这种情况下，不必对存储单元(MC1)的选择栅7施加高电压以形成耗尽层。
以上根据实施方式具体地描述了本发明。然而，当然，本发明不局限于这些实施方式，可以在不脱离其主题的范围内进行修改。
在上述实施方式中，所用的浮动栅每个由多晶硅膜制成，所用的用于将任一个浮动栅与相应的控制栅隔离的第二栅绝缘膜由三个绝缘膜(二氧化硅、氮化硅和二氧化硅膜)组成。然而，浮动栅每个可以由氮化硅膜制成，第二栅绝缘膜可以是单个二氧化硅膜。在这种情况下，因为第二栅绝缘膜的膜厚度可以小到大约5nm，所以可以使存储单元的尺寸更小。
上述描述是关于本发明应用于包括在与本发明的背景技术相关的领域的与模式闪速存储器的情况进行的。然而，本发明应用的领域不限于此。本发明可以应用于或模式闪速存储器。本发明也可以应用于存储-逻辑一体化的半导体器件，例如，包括闪速存储器的系统LSI(大规模集成电路)。
本发明可以应用于非易失性半导体存储器件，例如，与模式闪速存储器。
权利要求
1.一种非易失半导体存储器件，包括每个包括场效应晶体管的多个存储单元，包括在第一导电类型的半导体衬底的主表面上方形成的第一栅绝缘膜；在该第一栅绝缘膜上方形成的选择栅，该选择栅具有被第一绝缘膜覆盖的侧表面和顶表面；以侧壁的形式在该选择栅的两个侧面上方形成，并且通过该第一绝缘膜与该选择栅电隔离的浮动栅中的一个；以覆盖该浮动栅的该表面形成的第二栅绝缘膜；以及在该第二栅绝缘膜上方形成的控制栅通过该第二栅绝缘膜与该浮动栅电隔离，并且通过该第二栅绝缘膜和该第一绝缘膜与该选择栅电隔离，该存储单元沿该半导体衬底主表面的第一方向和垂直于该第一方向的第二方向以矩阵形式排列，其中沿该第一方向在每行中排列的存储单元的控制栅彼此连接，以构成字线，以及其中沿该第二方向在每列中排列的存储单元的选择栅彼此连接。
2.根据权利要求1的非易失半导体存储器件，其中当给定电压施加到选择栅中选定的一个时，在该选择栅下面的半导体衬底中形成第二导电类型的反型层，并且该反型层构成沿该第二方向并且在与安排该选择的选择栅相同的列中排列的每个存储单元的源极和漏极。
3.根据权利要求2的非易失半导体存储器件，其中该反型层构成位线。
4.根据权利要求3的非易失半导体存储器件，其中每个该第二栅绝缘膜在字线之间的每个区域的一部分中接触该半导体衬底的表面。
5.根据权利要求1的非易失半导体存储器件，其中在沿该第二方向彼此相邻排列的选择栅的任何第一和第二选择栅的各自两个侧面上形成的浮动栅之中，在该半导体衬底中形成的一个沟道区上方的区域中，并且在该第一和第二选择栅之间，排列有在该第一和第二选择栅之间形成的一对浮动栅，并且还彼此电隔离。
6.根据权利要求1的非易失半导体存储器件，其中在每个晶体管中，该浮动栅的栅长度比该选择栅的栅长度短。
7.根据权利要求5的非易失半导体存储器件，其中在每个晶体管中，该浮动栅的栅长度不超过该选择栅的栅长度的1/2。
8.根据权利要求1的非易失半导体存储器件，其中每个浮动栅的高宽比为5或更多。
9.根据权利要求1的非易失半导体存储器件，其中在每个晶体管中，由在该浮动栅与该控制栅之间的静电容量(Cfg-cg)与围绕该浮动栅的总静电容量(Ctot)的比值(Cfg-cg/Ctot)表示的耦合率为0.8或更多。
10.根据权利要求1的非易失半导体存储器件，其中不在该存储单元之间插入任何元件隔离区而排列它们。
11.根据权利要求1的非易失半导体存储器件，其中该非易失半导体存储器件为与模式闪速存储器。
12.根据权利要求1的非易失半导体存储器件，其中在每个选择栅的侧壁中的一个下面的半导体衬底中形成第二导电类型的扩散层，并且该扩散层构成在每列中沿该第二方向排列的每个存储单元的源极和漏极。
13.根据权利要求1的非易失半导体存储器件，其中通过该第一绝缘膜将在该选定存储单元的浮动栅下面的沟道区中产生的热电子注入到该浮动栅中实现在存储单元中的选择的一个中写入数据。
14.根据权利要求13的非易失半导体存储器件，其中在存储单元中的选择的一个中写入数据时，排列有沿该第一方向并且在与该选定存储单元相同的行中排列的存储单元中的，具有与该选定存储单元的浮动栅相对排列的浮动栅的相邻的存储单元，并且通过在该浮动栅下面的沟道区中形成耗尽层限制热电子产生。
15.根据权利要求14的非易失半导体存储器件，其中通过使施加到该选定存储单元的选择单元的电压高于施加到该相邻存储单元的电压实现该耗尽层的形成。
16.一种用于制造非易失半导体存储器件的方法，该非易失半导体存储器件包括每个包括场效应晶体管的多个存储单元，包括在第一导电类型的半导体衬底的主表面上方形成的第一栅绝缘膜；在该第一栅绝缘膜上方形成的选择栅，该选择栅具有被第一绝缘膜覆盖的侧表面和顶表面；以侧壁的形式在该选择栅的两个侧面上方形成，并且通过该第一绝缘膜与该选择栅电隔离的浮动栅中的一个；以覆盖该浮动栅的该表面形成的第二栅绝缘膜；以及在该第二栅绝缘膜上方形成的控制栅通过该第二栅绝缘膜与该浮动栅电隔离，并且通过该第二栅绝缘膜和该第一绝缘膜与该选择栅电隔离，该存储单元沿该半导体衬底主表面的第一方向和垂直于该第一方向的第二方向以矩阵形式排列，其中沿该第一方向在每行中排列的存储单元的控制栅彼此连接，以构成字线，以及其中沿该第二方向在每列中排列的存储单元的选择栅彼此连接，包括以下步骤(a)在该半导体衬底的主表面上方形成该第一栅绝缘膜，在该第一栅绝缘膜上方形成第一导电膜，以及然后在该第一导电膜上方形成该第一绝缘膜；(b)构图该第一绝缘膜和该第一导电膜，由此形成该选择栅，其顶部被该第一绝缘膜覆盖；(c)通过热氧化该选择栅的侧壁，用该第一绝缘膜覆盖该选择栅的侧表面和顶表面；(d)在步骤(c)之后，使在该半导体衬底上方形成第二导电膜，由此以侧壁形式在每个该选择栅的两个侧面上方形成该浮动栅，并且通过该第一绝缘膜与该选择栅电隔离；(e)在该半导体衬底上方形成覆盖该浮动栅的该表面的该第二栅绝缘膜；以及(f)构图在该第二栅绝缘膜上方形成的第三导电膜，由此形成该控制栅。
17.根据权利要求16的用于制造非易失半导体存储器件的方法，其中该第二栅绝缘膜包括通过热氧化工艺形成的二氧化硅膜。
18.根据权利要求17的用于制造非易失半导体存储器件的方法，其中该热氧化工艺为ISSG氧化工艺。
19.根据权利要求16的用于制造非易失半导体存储器件的方法，其中在该第二导电膜经历各向异性蚀刻以形成浮动栅时，设置每个浮动栅的高宽比为5或更多。
20.根据权利要求16的用于制造非易失半导体存储器件的方法，其中在该第二导电膜经历各向异性蚀刻以形成浮动栅时，使在每个存储单元中，该浮动栅的栅长度比该选择栅的栅长度短。
21.根据权利要求16的用于制造非易失半导体存储器件的方法，其中在该第二导电膜经历各向异性蚀刻以形成浮动栅时，在该字线之间的每个区域的一部分中露出该半导体衬底的表面，并且将在随后的步骤中形成的第二栅绝缘膜的一部分接触该半导体衬底的暴露表面。
22.根据权利要求16的用于制造非易失半导体存储器件的方法，其中在步骤(b)之后，使用倾斜离子注入将杂质引入到该半导体衬底中，由此在每个选择栅的侧壁中的一个的下面的半导体衬底的区域中形成第二导电类型的扩散层。
全文摘要
本发明促进了非易失半导体存储器件的缩小及其容量的增加。闪速存储器的每个存储单元由场效应晶体管组成，该场效应晶体管具有在p型阱上形成的第一栅绝缘膜、在第一绝缘膜上形成的并且具有被二氧化硅膜(第一绝缘膜)覆盖的侧表面和顶表面的选择栅、以侧壁形式在选择栅的两个侧面上形成的并且通过二氧化硅膜与选择栅电隔离的浮动栅、以覆盖二氧化硅膜和每个浮动栅的表面形成的第二栅绝缘膜、以及在第二栅绝缘膜上形成的控制栅。
文档编号H01L29/788GK1707796SQ20051007190
公开日2005年12月14日 申请日期2005年5月23日 优先权日2004年6月8日
发明者原口惠一, 加藤正高, 金光贤司 申请人:株式会社瑞萨科技