专利名称：半导体元件及其制造方法与记忆体元件及其操作方法
技术领域：
本发明一般地是有关于改进一p通道记忆体元件的程式化效率的方法，并且更具体地说，是有关于一方法，此方法是为含有次闸极的p通道非挥发性(non-volatile)记忆体元件，改进其能带至能带穿隧引起的热电子注入(band-to-band tunneling induced hot electron，BTBTHE)的效率。
背景技术：
用于非挥发性资讯储存的记忆体元件已得到广泛的应用。这样的记忆体元件的例子，包括只读记忆体(read only memory，ROM)、可编程只读记忆体(programmable ROM，PROM)、可抹除的可编程只读记忆体(erasableprogrammable ROM，EPROM)，可电性抹除的可编程只读记忆体(electrically erasable programmable ROM，EEPROM)，以及快闪可电性抹除的可编程只读记忆体(flash EEPROM)。快闪记忆体(flash memory)通常称作快闪可电性抹除的可编程只读记忆体，其可按资料块为单位来抹除，而不是每次抹除一位元组。
快闪记忆体元件通常包括一个阵列的记忆胞，这些记忆胞排列成许多行和列。每个记忆胞包括金属氧化物半导体(MOS)晶体管结构，此结构含有闸极、汲极、源极，以及界定在此汲极和源极之间的通道。此闸极对应于一字元线，而此汲极或源极对应于记忆体阵列的一位元线。传统的快闪记忆体通常包括捕陷层(trapping layer)，它提供在此闸极和此通道之间。此捕陷层可以是浮动闸极，其由多晶硅(polysilicon)，或者例如硅氮化物(silicon.nitride)的电介质所形成。当此记忆胞的闸极、汲极，和源极被适当地偏压时，电荷载体(电子或电洞)可被强制地穿过或注入到捕陷层中，而捕陷层则捕陷这些电荷载体。结果，此记忆胞就被程式化或被抹除了。此记忆胞可通过对其闸极、汲极，和源极施加不同的偏压而读取或抹除。
发明内容
与本发明的实施例相一致，这里提供半导体元件，其包括具有第一传导性型的半导体基板。此半导体基板包括第一扩散区域、第二扩散区域以及通道区域。其中第一扩散区域具有第一传导性型，而第二扩散区域也具有第一传导性型以及通道区域位于第一扩散区域和第二扩散区域之间。此半导体元件还包括控制闸极以及至少一次闸极(sub-gate)，控制闸极位于通道区域的上面，而至少一次闸极(sub-gate)，其位于第一和第二扩散区域的上面。
与本发明的实施例相一致，这里也提供有记忆体元件，其包括具有第一传导性型的半导体基板，还包括多个记忆胞，这些记忆胞排列成许多的行和许多的列，每一行对应于多个字元线的其中之一，而每一列对应于多个位元线的其中之一。每个记忆胞在此半导体基板中包括第一扩散区域，其具有第一传导性型，每个记忆胞在此半导体基板中也包括一第二扩散区域，其也具有第一传导性型，每个记忆胞还包括一通道区域，它作为此半导体基板的一部分，并位于此第一和第二扩散区域之间，每个记忆胞还包括控制闸极，其位于这通道区域的上面，每个记忆胞也还包括至少一次闸极，其位于此第一和第二扩散区域的上面，其中，此控制闸极连接到这些字元线中对应的其中之一。此元件更包括多个第三扩散区域，其具有一第二传导性型，其中每条位元线包括其中两个这些第三扩散区域在相对应位元线的末端。
与本发明的实施例相一致，这里也提供记忆胞的操作方法，此方法包括如下步骤的至少其中之一，即复位此记忆胞、抹除此记忆胞、程式化此记忆胞，以及读取此记忆胞。此记忆胞是在n-半导体基板上而构成，并在此半导体基板上包括第一n-扩散区域以及第二n-扩散区域，此记忆胞在此半导体基板中还包括一通道区域，其位于此第一n-扩散区域以及此第二n-扩散区域之间，此记忆胞还包括控制闸极，其位于通道区域的上面，此记忆胞也还包括至少一次闸极，其位于此第一和第二n-扩散区域的上面，其中此第一和第二n-扩散区域，具有比n-半导体基板更高的掺杂浓度。
与本发明的实施例相一致，这里也提供有一记忆体元件的操作方法，其中此记忆体元件是在n-半导体基板上构成，并包括多个记忆胞，这些记忆胞排列成许多的行和许多的列，每一行对应于多个字元线的其中之一，而每一列则对应于多个位元线的其中之一。此方法包括如下操作的至少其中之一，即复位此记忆体元件、抹除此记忆体元件、程式化选中的记忆胞，以及读取选中的记忆胞。每个记忆胞在此半导体基板上包括第一n-扩散区域以及第二n-扩散区域，此记忆胞还包括通道区域，其界定为此半导体基板的一部分，并位于此第一和第二n-扩散区域之间，此记忆胞还包括控制闸极，其位于这通道区域的上面，此记忆胞也还包括至少一次闸极，其位于此第一和第二扩散区域的上面，其中此第一和第二n-扩散区域，具有比这半导体基板更高的掺杂浓度，并且其中每条字元线连接到同一行中的记忆胞的控制闸极。此记忆体元件也包括多个p+扩散区域，其中每一条位元线在其对应的末端，包括其中两个这些p+扩散区域。
与本发明的实施例相一致，这里更提供有一半导体元件的制造方法，此方法包括提供一半导体基板，其有第一传导性型，此方法还包括在这半导体基板上构成控制闸极，此方法也还包括通过离子注入(ionimplantation)，在此半导体基板上，构成至少一扩散区域，而此扩散区域具有第一传导性型，此方法还包括将这控制闸极用作为一遮罩，此方法也还包括在至少的一扩散区域的上面构成至少一次闸极。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1绘示p型记忆胞的结构。
图2绘示包括次闸极的记忆胞的结构。
图3A-3D说明图2所示的记忆胞的操作。
图4绘示记忆胞的结构，此记忆胞与本发明的第一实施例相一致。
图5A-5D说明图4所示的记忆胞的操作。
图6A绘示记忆体阵列的平面视图，此记忆体阵列与本发明的第二实施例相一致。
图6B绘示图6A所示的记忆体阵列沿着线6B-6B’的横截面视图。
图6C-6G说明图6A和6B所示的记忆体阵列的操作，此记忆体阵列与本发明的第二实施例相一致。
图7绘示记忆胞的横截面视图，此记忆胞与本发明的第三实施例相一致。
图8A绘示记忆体阵列的平面视图，此记忆体阵列与本发明的第四实施例相一致。
图8B绘示图8A所示的记忆体阵列沿着线8B-8B’的横截面视图。
图9A-9E说明此记忆胞的制造方法，此记忆胞与本发明的第一实施例相一致。
100，200，400，700，4001，4002，4003，7001，7002，7003记忆胞102，202，402，702n型半导体基板104，106，704，706p型扩散区域108，226，412，712通道区域110，210，416，714第一绝缘层112，212，418，716捕陷层114，214，420，718第二绝缘层116，216，422，724控制闸极104，106，204，206，404，406，602，604，704，706，802，804p+型扩散区域
208，414闸极结构218，424，702，722次闸极224，225反转区域220，426电介质222，428绝缘间隔228，229，430，432浅p型反转区域230p型金属氧化物半导体晶体管408，410，708，710n-扩散区域434金属氧化物半导体晶体管436元件隔离区域438光电阻材料式样WL(WL1，WL2，WL3，…)字元线BL(BL1，BL2，BL3，…)，6B，6B’，8B，8B’位元线B1第一位元B2第二位元B3第三位元B4第四位元600，800记忆体阵列700多位元记忆胞720第一次闸极722第二次闸极416’第一氧化物层418’氮化物层420’第二氧化物层具体实施方式
以下，将对本发明的实施例作详细的说明，并配合所附图式对其例子作说明。只要可能，相同的参考标号在全部的图式中都始终指定相同的或类似的部分。
在采用电荷载体的穿隧方式而程式化和抹除操作的记忆体元件中，已证明电子穿隧方式比电洞穿隧方式更为有效。因此，由一p型金属氧化物半导体晶体管构成的一记忆胞，其采用能带至能带穿隧引起的热电子注入(BTBTHE)，在程式化期间，这记忆胞通常比由一n型金属氧化物半导体晶体管构成的一记忆胞更快，并需要较少的电能。一个这样的采用能带至能带穿隧引起的热电子注入的一p型记忆体元件，在图1作出说明。
图1中，记忆胞100在n型半导体基板102上构成，并包括有两个p型扩散区域104和106、一个位于扩散区域104和106之间的通道区域108、第一绝缘层110、捕陷层112、第二绝缘层114，以及控制闸极116。记忆体元件100是p型金属氧化物半导体晶体管，在其中，扩散区域104和106分别起到此源极和汲极的作用。通过对控制闸极116、n型半导体基板102以及扩散区域104和106施加适当的偏压，电子可穿隧进入到捕陷层112，以及穿隧从捕陷层112出来，结果，记忆胞100就可被程式化或被抹除。
捕陷层112是由电介质所构成，比如硅氮化物。这样，当电子穿隧进入到捕陷层112时，这些电子就变得相对的稳定。通过控制在控制闸极116、源极104和汲极106上面的偏压，就可能控制这些电子所穿隧进入到捕陷层112的哪一部分。因此，捕陷层112可被分成两部分，相邻源极104的第一位元，以及相邻汲极106的第二位元，每部分作为一位元资讯的储存单位。此第一位元和第二位元可分别地被程式化、读取，或一起抹除。例如，此第一位元可通过如下操作而被程式化，即对控制闸极116施加5伏特的电压、对源极104施加-5伏特的电压，以及对汲极106施加0伏特的电压。
记忆胞100的扩散区域104和106是p+区域，在记忆胞100的制造过程中，这些扩散区域的形成可能难于控制。比如，当通道108很短时，硼离子的侧面扩散(lateral diffusion of boron ions)可降低记忆胞100的性能。
为防止硼离子的侧面扩散，扩散区域104和106可用由一次闸极控制的反转区域而代替。图2绘示记忆胞200的结构，此记忆胞包括控制反转区域的次闸极。
记忆胞200在n-半导体基板202上构成，并包括有p+型扩散区域204和206。记忆胞200包括多层闸极结构208，其在半导体基板202上构成。闸极结构208位于扩散区域204和206之间，并和此两扩散区域分隔开。闸极结构208包括第一绝缘层210、捕陷层212、第二绝缘层214，以及控制闸极216。第一绝缘层210、捕陷层212，以及第二绝缘层214组成氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构，其中第一绝缘层210包括硅二氧化物，捕陷层212包括硅氮化物，而第二绝缘层214包括硅二氧化物。控制闸极216可包括多晶硅、金属、或金属硅化物，或它们的组合。例如，控制闸极216可包括多晶硅和钨硅化物(WSi)。
记忆胞200包括两个反转区域224和225以及通道区域226。反转区域224界定为半导体基板202上位于闸极结构208和扩散区域204之间的部分，而反转区域225界定为半导体基板202上位于闸极结构208和扩散区域206之间的部分，而通道区域226则界定为半导体基板202上位于反转区域224和225之间的部分，即位于闸极结构208的下面。
记忆胞200还包括次闸极218，其提供在位于反转区域224和225以及闸极结构208的上面。次闸极218包括多晶硅、金属、或金属硅化物，或它们的组合。次闸极218通过一层闸极电介质220而和反转区域224和225电性地绝缘，并通过绝缘间隔222而和闸极结构208电性地绝缘。闸极电介质220可包括氧化物。绝缘间隔222可包括氧化物或氧化物-氮化物-氧化物(ONO)层。
通过对次闸极218和半导体基板202施加适当的偏压，在反转区域224和225中，可形成由反转而产生的浅p型区域。例如，在图3A，半导体基板202是接地的，而次闸极218被放射-10伏特的电压。如果这金属氧化物半导体结构包括次闸极218、闸极电介质220，而且半导体基板202有临界电压VT0(标记为负的)，那么，当在次闸极218上的偏压比在半导体基板202上的偏压低于一大于|VT0|的值时，反转就会在反转区域224和225中发生。在此情况下，电洞就在靠近n型半导体基板202的表面的反转区域224和225之中积聚，而且浅p型区域228和229就形成了(图3A)。依赖于对次闸极218和半导体基板202的偏压，浅p型区域228和229里电洞的浓度可得以控制。特别地，对次闸极218更多的负偏压，导致在p型区域228和229中较高的电洞浓度。
如图3A所示，p型区域228和229以及闸极结构208共同地组成p型金属氧化物半导体晶体管230，其中浅p型区域228和229是金属氧化物半导体晶体管230的源极和汲极。由于捕陷层212处在闸极结构208里头，因此金属氧化物半导体晶体管230可用于储存2个位元的资讯。例如，如图3B所示，通过对控制闸极216施加高的负电压，比如-20伏特，并将半导体基板202接地，就可以抹除或复位记忆胞200。作为抹除或重定的结果，金属氧化物半导体晶体管230的临界电压可以例如是4伏特。如图3C所示，记忆胞200中对应于反转区域228的第一位元，可通过如下操作而程式化，即对次闸极218偏压到负电压，比如-10伏特，对控制闸极216偏压到正电压，比如6伏特，对扩散区域204偏压到负电压，比如-6伏特，并对扩散区域206和半导体基板202都偏压至例如是0伏特。在已程式化的状态下，此金属氧化物半导体晶体管230的临界电压可以例如是6伏特。如图3D所示，记忆胞200的第一位元，可通过如下操作而读取，即对次闸极218偏压至例如是-10伏特，对控制闸极216偏压至例如是5伏特，对扩散区域204偏压至例如是0伏特，并对扩散区域206偏压至例如是-1.6伏特，而对半导体基板202偏压至例如是0伏特；并通过测量流过通道区域226的电流。在重定或抹除的状态下(4伏特)，因为越过控制闸极216和p型反转区域228的偏压，比这金属氧化物半导体晶体管230的临界电压大，但在已程式化的状态下(6伏特)，却比后者小，因此，如果这记忆胞200的第一位元已被程式化，就可检测到一电流，而如果这记忆胞200的第一位元未被程式化或处于重定模式，就检测不到电流。此外，如果对扩散区域228和229的偏压在图3C和图3D转换，记忆胞200的第二位元可分别地被程式化和读取。
与本发明的第一实施例相一致，这里提供新颖的记忆体元件，和记忆胞200相比，在程式化的过程中，其有较高的热电子注入效率。图4绘示记忆胞400的结构，它是与本发明的第一实施例相一致的记忆体元件。
记忆胞400在n型半导体基板402上构成。半导体基板402包括有p+扩散区域404和406，它们互相分隔开，基板402还包括有n-扩散区域408和410，它们也互相分隔开。N-扩散区域408和410与n-半导体基板402相比，具有较高的n型掺杂物浓度。N-扩散区域408和410位于p+扩散区域404和406之间，其中n-扩散区域408邻近p+扩散区域404，而n-扩散区域410邻近p+扩散区域406。通道区域412限定在n-扩散区域408和410之间。
记忆胞400包括多层闸极结构414，其在通道区域412上构成。闸极结构414包括第一绝缘层416、位于第一绝缘层416上面的捕陷层418、位于捕陷层418上面的第二绝缘层420，以及位于第二绝缘层420上面的控制闸极422。第一绝缘层416、捕陷层418，以及第二绝缘层420组成氧化物-氮化物-氧化物(ONO)结构，其中第一绝缘层416包括硅二氧化物，捕陷层418包括硅氮化物，而第二绝缘层420包括硅二氧化物。控制闸极422可包括多晶硅、金属、或金属硅化物，或它们的组合。例如，控制闸极422可包括多晶硅和钨硅化物(WSi)的组合。
记忆胞400还包括次闸极424，其提供在n-扩散区域408和410的上面。次闸极424包括多晶硅、金属、或金属硅化物，或它们的组合。次闸极424通过一层闸极电介质426而和n-扩散区域408和410电性地绝缘，并通过绝缘间隔428而和闸极结构414电性地绝缘。闸极电介质426可包括氧化物。绝缘间隔428可包括氧化物或氧化物-氮化物-氧化物(ONO)的氮化物。
通过对次闸极424和半导体基板402施加适当的偏压，在n-扩散区域408和410中，可形成浅p型区域。例如，在图5A，半导体基板402是接地的，而次闸极424被偏压到-10伏特的电压。如果这金属氧化物半导体结构包括次闸极424、闸极电介质426，而且n-扩散区域408或410有一临界电压VTH(标记为负的)，那么，当在次闸极424上的偏压比在半导体基板402上的偏压低于一大于|VTH|的值时，反转就会在n-扩散区域408和410中发生，这发生在靠近闸极电介质426以及n-扩散区域408和410之间的接触面，而且浅p型反转区域430和432就形成了。
如图5A所示，p型反转区域430和432以及闸极结构414组成了金属氧化物半导体晶体管434，其中p型反转区域430和432分别起到源极和汲极的作用。由于金属氧化物半导体晶体管434包括捕陷层418，记忆胞400可作为2位元的记忆胞而运作，其中两个位元的资讯储存在捕陷层418相对面的两边。记忆胞400的此运作，将在下面详细讨论。
如图5B所示，记忆胞400可通过对控制闸极422施加高的负电压，比如-20伏特，并将半导体基板402接地，就可以抹除或复位记忆胞400。这使得一强的垂直电场横过闸极结构414而形成，在此电场下，电子从控制闸极422穿隧，经过第二绝缘层420，进入到捕陷层418中，并从捕陷层418，经过第一绝缘层416，再进入到半导体基板402中。当动态的平衡达到时，记忆胞400就被复位了。在重定模式下，捕陷层418中电子的浓度可以是这样一种情况，以致金属氧化物半导体晶体管434的临界电压VTH-R是正的，比如4伏特。换句话说，当没有施加偏压时，金属氧化物半导体晶体管434是平静的。
如图5C所示，记忆胞400可通过如下操作而程式化，即对次闸极424偏压到-10伏特，对控制闸极422偏压到6伏特，对扩散区域404偏压到-6伏特，并对扩散区域406和半导体基板402都偏压到0伏特。这样，n-扩散区域408也可认为被偏压到0伏特。由于p型反转区域430和432是导电的，因而p型反转区域430和432也可认为分别被偏压到-6伏特和0伏特。从而，此位于p型反转区域430和n-扩散区域408之间的p-n接合被高反转偏压(-6伏特)，并且产生一纵深的空乏区(depletion junction)。电子穿遂横过此纵深的空乏区，从p型区域430的价电子带(valence band)，进入到n-扩散区域408的传导带。此能带至能带穿隧引起的热电子注入(BTBTHE)，由于对扩散区域406和404偏压的不同而沿着通道区域412获得能量，并由于对控制闸极422的正偏压而产生的垂直电场，进一步穿隧通过第一电介质层416，进入到捕陷层418中。这样，当记忆胞400在已程式化状态时，在通道区域412中的电洞浓度，比记忆胞400在重定模式下要高，而且金属氧化物半导体晶体管434在已程式化状态下的临界电压VTH-P，比它在重定模式下的临界电压VTH-R要高。例如VTH-P大约在6～7伏特之间。
与本发明相一致，n-扩散区域408和410比半导体基板402具有较高的掺杂浓度。因此，位于p型区域430和n-扩散区域408之间的空乏区，在记忆胞200的此第一位元已程式化时，对比位于记忆胞200的p型区域228和n-半导体基板202之间的接合，有一较窄的宽度以及一较强的电场。因此，记忆胞400的这能带至能带穿隧引起的热电子注入(BTBTHE)的注入效率和程式化效率，都比记忆胞200的这些效率要高。
如图5D所示，记忆胞400可通过如下操作而读取，即对次闸极424偏压到，比如-10伏特，对控制闸极422偏压到，比如5伏特，对扩散区域404偏压到，比如0伏特，对扩散区域406偏压到，比如-1.6伏特，并对半导体基板402偏压到，比如0伏特，并通过测量流过通道区域412的一电流。由于VTH-R＜5伏特＜VTH-P，因此，如果记忆胞400已按照图5所示的模式被程式化，就可检测到电流，而如果记忆胞400未被程式化或处于重定模式，就检测不到电流。
在图5所示的偏压模式下，那些加速的电子在p型反转区域430的附近获得它们大部分的能量，并穿遂通过第一电介质层416，进入到捕陷层418的左边部分之中，这部分和p型反转区域430相邻接。结果，通道区域412左边部分中的电洞浓度，比记忆胞400在重定模式时要高。换句话说，只是金属氧化物半导体晶体管434的临界电压，受到图5C所示的偏压条件的影响。类似地，图5D所示的偏压条件，只允许作为确定金属氧化物半导体晶体管434是否已经在图5C所示的偏压条件下而被程式化。从而，记忆胞400就可能运作而用以储存两位元的资讯，其中第一位元对应于p型反转区域430，而第二位元对应于p型反转区域432。此第一位元可如以上讨论那样被程式化或读取，而这第二位元可通过分别转换对图5C和图5D中的p型反转区域430和432的偏压而被程式化或读取。
与本发明的第二实施例相一致，多个记忆胞400可排列而构成记忆体阵列。图6A是记忆体阵列600的平面视图，它由多个记忆胞400(4001，4002，4003，…)而构成，这些记忆胞排列成许多的行和许多的列，每一行对应到一字元线WL(WL1，WL2，WL3，…)，每一列对应到一位元线BL(BL1，BL2，BL3，…)。图6B是记忆体阵列600沿着线6B-6B’的横截面视图。这些记忆胞400的闸极结构414在同一行中是连接在一起的，并包括此对应的字元线WL。每一位元线在其末端，包括有两个p+型扩散区域602和604，并在同一列中，包括有记忆胞400的n-扩散区域408和410。如图6A和6B所示，记忆体阵列600的所有记忆胞400共用一次闸极424。
图6C-6G说明记忆体阵列600的运作。图6C中，记忆体阵列600通过如下操作而复位或抹除，即对字元线WL偏压到负电压，比如-18伏特，而半导体基板402则是接地的或偏压到正电压(没有绘示)。位元线BL的扩散区域602和604，以及次闸极424都是接地的。图6D中，记忆胞4003的第一位元通过如下操作而程式化，即对应字元线WL1偏压到，比如6伏特，对应位元线BL3的扩散区域602偏压至例如是-6伏特，对所有其他位元线BL的扩散区域602，以及所有位元线BL的扩散区域604都偏压到例如是，比如0伏特，对所有其他字元线WL都偏压到例如是，比如-5伏特，并对次闸极424偏压到例如是，比如-10伏特。图6E中，记忆胞4003的第二位元通过如下操作而程式化，即对应字元线WL1偏压到，比如6伏特，对应位元线BL3的扩散区域604偏压至例如是到，比如-6伏特，对所有其他位元线BL的扩散区域604，以及所有位元线BL的扩散区域602都偏压至例如是到，比如0伏特，对所有其他字元线WL都偏压到例如是，比如-5伏特，并对次闸极424偏压到例如是，比如-10伏特。在图6F中，记忆胞4003的第一位元通过如下操作而读取，即对应字元线WL1偏压到例如是，比如5伏特，对应位元线BL3的扩散区域604偏压到例如是-2伏特，对所有其他位元线BL的扩散区域604，以及所有位元线BL的扩散区域602都偏压到例如是0伏特，还有对所有其他字元线WL以及次闸极424都偏压到例如是-5伏特，并测量(没有绘示)对应的位元线BL3的扩散区域602和604之间的电流。图6G中，记忆胞4003的第二位元通过如下操作而读取，即对应字元线WL1偏压到例如是5伏特，对应位元线BL3的扩散区域602偏压到例如是-2伏特，对所有其他位元线BL的扩散区域602，以及所有位元线BL的扩散区域604都偏压到例如是0伏特，对所有其他字元线WL以及次闸极424都偏压到例如是-5伏特，并测量(没有绘示)对应的位元线BL3的扩散区域602和604之间的电流。
与本发明的第三实施例相一致，这里提供有多位元记忆胞(multi-bitmemory cell)。图7绘示多位元记忆胞700，其在n-半导体基板702上构成，并包括互相分隔开的p型扩散区域704和706。半导体基板702也包括两个n-扩散区域708和710，它们互相分隔开，并位于p型扩散区域704和706之间。N-扩散区域708和710比n-半导体基板702具有较高浓度的n型掺杂剂。一个通道区域712界定在n-扩散区域708和710之间。第一绝缘层714、捕陷层716以及第二绝缘层718顺序地提供在半导体基板702上。第一绝缘层714可包括硅二氧化物，捕陷层716可包括硅氮化物，而第二绝缘层718可包括硅二氧化物。第一次闸极720在第二绝缘层718上构成并位于n-扩散区域708的上面。而第二次闸极722在第二绝缘层718上构成并位于n-扩散区域710的上面。次闸极720和722可包括多晶硅、金属、或金属硅化物，或它们的一组合。控制闸极724在第二绝缘层718上构成，并位于第一次闸极720和第二次闸极722之间。控制闸极724可包括多晶硅、金属、或金属硅化物，或它们的组合。例如，控制闸极724可包括多晶硅和钨硅化物(WSi)的组合。次闸极720和722通过绝缘间隔726电性地和控制闸极724绝缘。
如图4和图7所示，记忆胞700与记忆胞400有两方面的不同第一，记忆胞400的闸极电介质426现在被第一绝缘层714、捕陷层716，以及第二绝缘层718所代替；第二，次闸极424现在分成两个次闸极720和722。以图7所示的配置，记忆胞700可运作用以储存多于两个位元的资讯。
一方面，第一位元B1可储存在控制闸极724下面的捕陷层716的左边部分，第二位元B2可储存在控制闸极724下面的捕陷层716的右边部分，第三位元B3可储存在第一次闸极720下面的捕陷层716的左边部分，第四位元B4可储存在第一次闸极720下面的捕陷层716的右边部分。至此，熟知本领域的技艺者，应该会赞赏记忆胞700的运作，即对记忆胞700的第一到第四位元的读取、程式化，和抹除。例如，要读取此第二位元B2，扩散区域706被接地，扩散区域704将偏压到比如说-2伏特，控制闸极724偏压到比如说3伏特，并且次闸极720和722都偏压到比如是-5伏特。为对第三位元B3程式化，控制闸极724和第二次闸极722都偏压到比如是-5伏特，第一次闸极720偏压到比如是6伏特，扩散区域704将偏压到比如是-6伏特，而扩散区域706则被接地。为抹除记忆胞700，将对控制闸极724、次闸极720以及722都施加高的负电压，比如是-18伏特，而基板702则被接地或偏压到正电压。
与本发明的第四实施例相一致，多个记忆胞700(7001，7002，7003，…)可排列而构成一记忆体阵列，例如图8A和图8B所示的记忆体阵列。图8A是记忆体阵列800的平面视图，而图8B是记忆体阵列800沿着图8A的线8B-8B’的横截面视图。如图8A所示，记忆体阵列800有许多的行和许多的列，每一行对应到一字元线WL(WL1，WL2，WL3，…)，每一列对应到一位元线BL(BL1，BL2，BL3，…)。这些记忆胞700的控制闸极724在同一行中是连接在一起的，并包括此对应的字元线WL。每一位元线在其末端，包括有两个p+型扩散区域802和804，并在同一列中，包括有记忆胞700的n-扩散区域708和710。与记忆体阵列600不同，在记忆体阵列800同一列上的这些记忆胞700的次闸极720和722并不连接在一起。与记忆体阵列600相比，记忆体阵列800有较高的储存密度。
与本发明的实施例相一致的记忆体元件，可采用典型的金属氧化物半导体的制造技术。一种制造记忆胞400的方法，以图9A-9C的绘示而描述。
首先，图9A中，在元件隔离区域436(只绘示出其中之一)，比如浅沟道隔离形成之后，此隔离是用以界定各元件区域，然后第一氧化物层416’，氮化物层418’，以及第二氧化物层420’连续地沉淀在硅基板402上面。一层多晶硅或金属沉淀在第二氧化物层420’的上面，并按式样塑造以形成控制闸极422。
在图9B，第一氧化物层416’，氮化物层418’，以及第二氧化物层420’被蚀刻，由此形成氧化物-氮化物-氧化物结构，此结构由第一氧化物层416，氮化物层418，以及第二氧化物层420所组成，并以控制闸极422作为一遮罩。从而，就形成了闸极结构414。
在图9C，执行离子注入，由此在半导体基板402中形成n-扩散区域408和410，并利用控制闸极422和此氧化物-氮化物-氧化物结构作为一遮罩。如果需要，可采用比如光电阻材料(photoresist)式样438的其他遮罩式样。
在图9D，在光电阻材料式样438移动去后，一层氧化物沉淀下来，由此形成闸极电介质426。而绝缘间隔428可同时形成。或者，绝缘间隔428可在另一方法的步骤中，作为氮化物而形成。
在图9E，一层多晶硅或金属沉淀下来，并按式样塑造以形成次闸极424，接着完成离子注入及其扩散，由此形成p+扩散区域404和406。
或者，n-扩散区域408和410可在第一氧化物层416’、氮化物层418’，以及第二氧化物层420’被蚀刻之前形成。特别地，离子注入可利用控制闸极422作为一遮罩而执行，而且这些离子可通过第一氧化物层416’、氮化物层418’，以及第二氧化物层420’注入到基板402中。
记忆胞700的制造方法是以上面描述的制造记忆胞400的方法相类似，熟知本领域的技艺者应清楚此方法，因此将不在这对其描述。
与本发明的实施例相一致的记忆体元件，具有比传统记忆体元件的优势，这是因为含有较高n型掺杂剂浓度的n-扩散区域产生在此半导体基板中，而p型反转区域则产生在这些n-扩散区域中，由此使得位于这些p型反转区域和这些n-扩散区域之间的空乏区是狭窄的，并具有一强的电场，以此把电子从p型反转区域扫进这些n-扩散区域之中，从而提升热电子的注入效率和程式化效率。同样，在短通道金属氧化物半导体中，与离子注入和硼扩散(boron diffusion)相关的问题也消除了。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种半导体元件，其特征在于其包括一半导体基板，具有一第一传导性型，该半导体基板包括一第一扩散区域，具有该第一传导性型；一第二扩散区域，具有该第一传导性型；以及一通道区域，其位于该第一扩散区域和该第二扩散区域之间；一控制闸极，其位于该通道区域的上面；以及至少一次闸极，其位于该第一和第二扩散区域的上面。
2.根据权利要求1所述的半导体元件，其特征在于其中所述的第一传导性型是n型。
3.根据权利要求1所述的半导体元件，其特征在于其中所述的第一扩散区域和该第二扩散区域，比该半导体基板具有较高的掺杂浓度。
4.根据权利要求1所述的半导体元件，其特征在于其更包括一反转区域，具有一第二传导性型，其位于该第一和该第二扩散区域的其中之一，其中该半导体基板更包括一第三扩散区域，具有该第二传导性型，其中该反转区域连接至该第三扩散区域，用以接收一电压偏压。
5.根据权利要求1所述的半导体元件，其特征在于其中所述的控制闸极包括多晶硅、一金属、或一金属硅化物，或其一组合。
6.根据权利要求1所述的半导体元件，其特征在于其更包括一第一绝缘层，位于该通道区域的上面；一捕陷层，在该第一绝缘层的上面；以及一第二绝缘层，在该捕陷层的上面，其中该控制闸极位于该第二绝缘层的上面。
7.根据权利要求1所述的半导体元件，其特征在于其中所述的至少一次闸极，包括多晶硅、一金属、或一金属硅化物，或其一组合。
8.根据权利要求1所述的半导体元件，其特征在于其更包括一闸极电介质层，其位于该至少一次闸极以及该第一和第二扩散区域之间。
9.根据权利要求1所述的半导体元件，其特征在于其中所述的至少一次闸极，包括一次闸极，位于该第一扩散区域、该第二扩散区域，以及该控制闸极的上面。
10.根据权利要求1所述的半导体元件，其特征在于其更包括一第一绝缘层，位于该通道区域以及该第一和第二扩散区域的上面；一捕陷层，在该第一绝缘层的上面；以及一第二绝缘层，在该捕陷层的上面，其中该至少一次闸极，包括一第一次闸极，位于该第一扩散区域的上面，以及一第二次闸极位于该第二扩散区域的上面，且其中该第一次闸极、该第二次闸极，以及该控制闸极都位于该第二绝缘层的上面。
11.一种记忆体元件，其特征在于其包括一半导体基板，具有一第一传导性型；多个记忆胞，它们排列成多个行和多个列，每一行相对应于多个字元线的其中之一，而每一列相对应于多个位元线的其中之一，每个记忆胞包括一第一扩散区域，具有该第一传导性型在该半导体基板；一第二扩散区域，具有该第一传导性型在该半导体基板；一通道区域，作为该半导体基板的一部分，并位于该第一和第二扩散区域之间，一控制闸极，其位于该通道区域的上面；以及至少一次闸极，其位于该第一和第二扩散区域的上面，其中该控制闸极连接到相对应的该些字元线的其中之一；以及多个第三扩散区域，具有一第二传导性型，其中每条位元线包括其中两个该些第三扩散区域在该相对应位元线的末端。
12.根据权利要求11所述的记忆体元件，其特征在于其中所述的第一传导性型是n型，以及该第二传导性型是p型。
13.根据权利要求11所述的记忆体元件，其特征在于其中每个记忆胞的该第一扩散区域和该第二扩散区域，比该半导体基板具有较高的掺杂浓度。
14.根据权利要求11所述的记忆体元件，其特征在于其中该些记忆胞的该些控制闸极包括多晶硅、一金属、或一金属硅化物，或其一组合。
15.根据权利要求11所述的记忆体元件，其特征在于其中每个记忆胞更包括一第一绝缘层，位于该通道区域的上面；一捕陷层，在该第一绝缘层的上面；以及一第二绝缘层，在该捕陷层的上面，其中，该控制闸极位于该第二绝缘层的上面。
16.根据权利要求11所述的记忆体元件，其特征在于其中所述的记忆胞的该至少一次闸极，包括多晶硅、一金属、或一金属硅化物，或其一组合。
17.根据权利要求11所述的记忆体元件，其特征在于其中每个记忆胞更包括一闸极电介质层，其位于该至少一次闸极以及该第一和第二扩散区域之间。
18.根据权利要求11所述的记忆体元件，其特征在于其中每个记忆胞/的该至少的一次闸极，包括一次闸极，其位于该第一和第二扩散区域的上面。
19.根据权利要求11所述的记忆体元件，其特征在于其中该些记忆胞中每一列的该些次闸极，都电性地相互连接，而且每个记忆胞能够储存两个位元的资讯。
20.根据权利要求11所述的记忆体元件，其特征在于其中每一列中相邻的该些记忆胞，共用该至少一次闸极。
21.根据权利要求11所述的记忆体元件，其特征在于其中在同一位元线中相邻的该些记忆胞，共用该第一和第二扩散区域的其中之一。
22.根据权利要求11所述的记忆体元件，其特征在于其中每个记忆胞更包括一第一绝缘层，位于该通道区域以及该第一和第二扩散区域的上面；一捕陷层，在该第一绝缘层的上面；以及一第二绝缘层，在该捕陷层的上面，其中该至少一次闸极，包括位于该第一扩散区域上面的一第一次闸极，以及包括位于该第二扩散区域上面的一第二次闸极，并且，其中该第一次闸极、该第二次闸极，以及该控制闸极都位于该第二绝缘层的上面。
23.根据权利要求11所述的记忆体元件，其特征在于其中每个记忆胞中该至少一次闸极，包括位于该对应的第一扩散区域上面的一第一次闸极，以及包括位于该对应的第二扩散区域上面的一第二次闸极，并且，其中每个记忆胞能够储存四个位元的资讯。
24.一种记忆胞的操作方法，其特征在于其中该记忆胞在一n-半导体基板上构成，该记忆胞包括一第一n-扩散区域以及一第二n-扩散区域在该半导体基板中，该记忆胞更包括一通道区域在该半导体基板中，其位于该第一n-扩散区域以及该第二n-扩散区域之间，该记忆胞更包括一控制闸极，其位于该通道区域的上面，该记忆胞更包括至少一次闸极，其位于该第一和第二n-扩散区域的上面，其中该第一和第二n-扩散区域，具有比该n-半导体基板更高的掺杂浓度，该记忆胞的操作方法包括以下操作的至少其中之一，即复位该记忆胞，抹除该记忆胞，程式化该记忆胞，以及读取该记忆胞。
25.根据权利要求24所述的记忆胞的操作方法，其特征在于其中的复位和抹除该记忆胞包括对该控制闸极施加一负电压；以及将该半导体基板接地或对其施加一正电压。
26.根据权利要求24所述的记忆胞的操作方法，其特征在于其中所述的记忆胞更包括，在该第一n-扩散区域中的一第一反转区域，以及在该第二n-扩散区域中的一第二反转区域，该记忆胞更包括一第一位元区域和一第二位元区域，每一区域用以储存一位元的资讯，该第一位元区域对应于该第一反转区域，而该第二位元区域对应于该第二反转区域，其中对该记忆胞的程式化包括程式化该第一位元区域或该第二位元区域，其中对该第一位元的程式化包括对该控制闸极施加一正电压；对该第一反转区域施加一第一负电压；以及将该第二反转区域和该半导体基板接地；以及其中对该第二位元的程式化包括对该控制闸极施加一正电压；对该第二反转区域施加一第一负电压；以及将该第一反转区域和该半导体基板接地。
27.根据权利要求26所述的记忆胞的操作方法，其特征在于其更包括对该至少一次闸极，施加一第二负电压，由此，在该第一和第二n-扩散区域中，分别地产生该第一和第二反转区域。
28.根据权利要求24所述的记忆胞的操作方法，其特征在于其中所述的记忆胞更包括，在该第一n-扩散区域中的一第一反转区域，以及在该第二n-扩散区域中的一第二反转区域，该记忆胞更包括一第一位元区域和一第二位元区域，每一区域用以储存一位元的资讯，该第一位元区域对应于该第一反转区域，而该第二位元区域对应于该第二反转区域，其中对该记忆胞的读取包括读取该第一位元区域或该第二位元区域，其中对该第一位元的读取包括对该控制闸极施加一正电压；对该第二反转区域施加一第一负电压；以及将该第一反转区域和该半导体基板接地；以及其中对该第二位元的读取包括对该控制闸极施加一正电压；对该第一反转区域施加一第一负电压；以及将该第二反转区域和该半导体基板接地。
29.根据权利要求28所述的记忆胞的操作方法，其特征在于其更包括对该至少一次闸极，施加一第二负电压，由此，在该第一和第二n-扩散区域中，分别地产生该第一和第二反转区域。
30.根据权利要求24所述的记忆胞的操作方法，其特征在于其中所述的记忆胞更包括，位于该通道区域以及该第一和第二扩散区域上面的一第一绝缘层、在该第一绝缘层上面的一捕陷层，以及在该捕陷层上面的一第二绝缘层；其中该至少一次闸极，包括位于该第一扩散区域上面的一第一次闸极，以及位于该第二扩散区域上面的一第二次闸极；其中该第一次闸极、该第二次闸极，以及该控制闸极都位于该第二绝缘层的上面；其中该记忆胞包括一第一位元区域、一第二位元区域、一第三位元区域和一第四位元区域，该第一位元区域、该第二位元区域、该第三位元区域和该第四位元区域的每一个，用以储存一个位元的资讯，该第一位元区域，对应于该控制闸极下面的该捕陷层的第一部分的第一局部，该第二位元区域，对应于该捕陷层的第一部分的第二局部，该第三位元区域，对应于该捕陷层的第二部分的第一局部，该第四位元区域，对应于该捕陷层的第二部分的第二局部；其中对该记忆胞的程式化，包括对该第一位元区域、该第二位元区域、该第三位元区域，或该第四位元区域的程式化；以及其中对该记忆胞的读取，包括对该第一位元区域、该第二位元区域、该第三位元区域，或该第四位元区域的读取。
31.一种操作记忆体元件的方法，其特征在于其中所述的记忆体元件是在一n-半导体基板上构成，并包括多个记忆胞，该些记忆胞排列成多个行和多个列，每一行对应于多个字元线的其中之一，而每一列则对应于多个位元线的其中之一，每个记忆胞在该半导体基板上包括一第一n-扩散区域以及一第二n-扩散区域，该记忆胞更包括一通道区域，其界定为该半导体基板的一部分，并位于该第一和第二n-扩散区域之间，该记忆胞更包括一控制闸极，其位于该通道区域的上面，该记忆胞更包括至少一次闸极，其位于该第一和第二扩散区域的上面，其中该第一和第二n-扩散区域具有比该半导体基板更高的掺杂浓度，并且其中每条字元线连接到同一行中的记忆胞的控制闸极，该记忆体元件更包括多个p+扩散区域，其中每一条位元线在其对应的末端，包括其中两个该些p+扩散区域，该操作记忆体元件的方法包括如下步骤的至少其中之一，即复位该记忆体元件、抹除该记忆体元件、程式化一选中的记忆胞，以及读取一选中的记忆胞。
32.根据权利要求31所述的操作记忆体元件的方法，其特征在于其中复位或抹除该记忆胞包括对该字元线施加一负电压；以及将该半导体基板接地，或对其施加一正电压。
33.根据权利要求31所述的操作记忆体元件的方法，其特征在于其中每个记忆胞更包括在该第一n-扩散区域中的一第一反转区域，以及在该第二n-扩散区域中的一第二反转区域，每个记忆胞更包括一第一位元区域和一第二位元区域，每一区域用以储存一位元的资讯，该第一位元区域对应于该第一反转区域，并对应于相应位元线中两个p+扩散区域的其中之一，而该第二位元区域对应于该第二反转区域，并对应于相应位元线中两个p+扩散区域的另外一个，其中对一选中的记忆胞的程式化，包括对该选中的记忆胞，程式化其该第一位元区域或该第二位元区域，其中对该选中的记忆胞的第一位元区域的程式化包括对相应该选中记忆胞的字元线施加一正电压；对所有其他字元线施加一第一负电压；对相应位元线中两个p+扩散区域的其中之一，施加一第二负电压；以及将该记忆体元件的所有其他p+扩散区域和该半导体基板接地；以及其中对该选中的记忆胞的第二位元区域的程式化包括对相应该选中记忆胞的字元线施加该正电压，对所有其他字元线施加该第一负电压，对相应位元线中两个p+扩散区域的另外一个，施加该第二负电压；以及将该记忆体元件的所有其他p+扩散区域和该半导体基板接地。
34.根据权利要求33所述的操作记忆体元件的方法，其特征在于其更包括对每个记忆胞的该次闸极，施加一第三负电压，由此，在该对应的第一和第二n-扩散区域中，分别地产生该第一和第二反转区域。
35.根据权利要求31所述的操作记忆体元件的方法，其特征在于其中每个记忆胞更包括在该第一n-扩散区域中的一第一反转区域，以及在该第二n-扩散区域中的一第二反转区域，每个记忆胞更包括一第一位元区域和一第二位元区域，每一区域用以储存一位元的资讯，该第一位元区域对应于该第一反转区域，并对应于该相应位元线中该两个p+扩散区域的其中之一，而该第二位元区域对应于该第二反转区域，并对应于该相应位元线中该两个p+扩散区域的另外一个，其中对一选中的记忆胞的读取，包括对该选中的记忆胞，读取其该第一位元区域或该第二位元区域，其中对该选中的记忆胞的该第一位元区域的读取，包括对相应该选中记忆胞的字元线施加一正电压；对所有其他字元线施加一第一负电压；对相应位元线中两个p+扩散区域的另外一个，施加一第二负电压，以及将该记忆体元件的所有其他p+扩散区域和该半导体基板接地，以及其中对该选中的记忆胞的第二位元区域的读取，包括对相应该选中记忆胞的字元线施加该正电压；对所有其他字元线施加该第一负电压；对相应位元线中两个p+扩散区域的其中之一，施加该第二负电压，以及将该记忆体元件的所有其他p+扩散区域和该半导体基板接地。
36.根据权利要求35所述的操作记忆体元件的方法，其特征在于其更包括对每个记忆胞的该次闸极，施加一第三负电压，由此，在该对应的第一和第二n-扩散区域中，分别地产生该第一和第二反转区域。
37.根据权利要求35所述的操作记忆体元件的方法，其特征在于其中所述的正电压的施加、该第一负电压的施加，以及该第二负电压的施加，包括施加上述的正、第一负，以及第二负电压，由此，当该选中记忆胞的第一位元区域被读取，而且该选中记忆胞的第一位元区域是在一已程式化的状态时，使得在该选中记忆胞的通道区域的一部分，产生一p型通道，这一部分和该选中记忆胞的第一反转区域相邻接，并且，当该选中记忆胞的第二位元区域被读取，而且此选中记忆胞的第二位元区域是在一已程式化的状态时，使得在该选中记忆胞的通道区域的一部分，产生一p型通道，这一部分和该选中记忆胞的第二反转区域相邻接。
38.根据权利要求31所述的操作记忆体元件的方法，其特征在于其中每个记忆胞更包括，位于该通道区域以及该第一和第二扩散区域上面的一第一绝缘层、在该第一绝缘层上面的一捕陷层，以及在该捕陷层上面的一第二绝缘层；其中该至少一次闸极，包括位于该第一扩散区域上面的一第一次闸极，以及位于该第二扩散区域上面的一第二次闸极；其中该第一次闸极、该第二次闸极，以及该控制闸极都位于该第二绝缘层的上面；其中每个记忆胞包括一第一位元区域、一第二位元区域、一第三位元区域和一第四位元区域，该第一位元区域、该第二位元区域、该第三位元区域和该第四位元区域的每一个，用以储存一个位元的资讯，该第一位元区域，对应于该控制闸极下面的该捕陷层的第一部分的第一局部，该第二位元区域，对应于该捕陷层的第一部分的第二局部，该第三位元区域，对应于该捕陷层的第二部分的第一局部，该第四位元区域，对应于该捕陷层的第二部分的第二局部；其中对选中的记忆胞的程式化，包括对该选中的记忆胞的该第一位元区域、该第二位元区域、该第三位元区域，或该第四位元区域的程式化；以及其中对该选中的记忆胞的读取，包括对该选中的记忆胞的该第一位元区域、该第二位元区域、该第三位元区域，或该第四位元区域的读取。
39.一种制造半导体元件的方法，其特征在于其包括提供一半导体基板，其具有一第一传导性型；在该半导体基板上构成一控制闸极；通过离子注入，在该半导体基板上构成至少一扩散区域，而该扩散区域具有该第一传导性型，并将该控制闸极用作为一遮罩；以及在该至少一扩散区域的上面构成至少一次闸极。
40.根据权利要求39所述的制造半导体元件的方法，其特征在于其更包括在该半导体基板之上构成一第一电介质层、在该第一电介质层之上构成一捕陷层，以及在该捕陷层之上构成一第二电介质层，其中该控制闸极在该第二电介质层之上构成。
41.根据权利要求40所述的制造半导体元件的方法，其特征在于其更包括按式样塑造该第一电介质层、该捕陷层，以及该第二电介质层。
42.根据权利要求41所述的制造半导体元件的方法，其特征在于其中按式样塑造，是在该至少的一扩散区域的构成之前执行。
43.根据权利要求41所述的制造半导体元件的方法，其特征在于其中按式样塑造，是在该至少的一扩散区域的构成之后执行。
44.根据权利要求39所述的制造半导体元件的方法，其特征在于其中该至少一扩散区域的构成，包括构成该至少的一扩散区域，使其比该半导体基板具有一较高的掺杂浓度。
45.根据权利要求39所述的制造半导体元件的方法，其特征在于其中该半导体基板的提供，包括提供一n-半导体基板。
46.根据权利要求39所述的制造半导体元件的方法，其特征在于其中该至少一扩散区域的构成，包括在该控制闸极的相对面的两边，构成一第一扩散区域和一第二扩散区域。
47.根据权利要求46所述的制造半导体元件的方法，其特征在于其中该至少一次闸极的构成，包括在该第一扩散区域和该第二扩散区域以及该控制闸极的上面，构成一次闸极。
48.根据权利要求46所述的制造半导体元件的方法，其特征在于其中该至少一次闸极的构成，包括在该第一扩散区域的上面，构成一第一次闸极，以及在该第二扩散区域的上面，构成一第二次闸极。
全文摘要
本发明是有关于一种半导体元件及其制造方法与记忆体元件及其操作方法，该半导体元件包括一具有第一传导性型的一半导体基板。此半导体基板包括第一扩散区域、第二扩散区域以及通道区域。其中第一扩散区域具有第一传导性型，而第二扩散区域具有第一传导性型，以及通道区域其位于第一扩散区域和第二扩散区域之间。此半导体元件还包括控制闸极以及至少一次闸极(sub－gate)，控制闸极位于通道区域的上面，而至少一次闸极位于第一和第二扩散区域的上面。
文档编号H01L21/8246GK1828935SQ20051007192
公开日2006年9月6日 申请日期2005年5月23日 优先权日2005年3月3日
发明者吴旻达, 吕函庭 申请人:旺宏电子股份有限公司