专利名称：等离子体促使调节和改善临界尺寸均匀性的系统和方法
技术领域：
本发明总体涉及集成电路(IC)，尤其涉及互连结构，包括多级互连结构，其中利用先进等离子体工艺使得可以减少光刻处理后的临界尺寸不均匀性；从而改善衬里和Cu籽晶保形性用于希望的器件/互连性能、可靠性和功能性。
背景技术：
通常，半导体器件包括形成集成电路的多个电路，所述集成电路包括芯片(例如芯片后段制程，或“BEOL”)、薄膜封装以及印刷电路板。集成电路可以用于计算机和电子设备，并可以包括在单个硅晶体衬底上制造的几百万个晶体管和其它电路元件。为使器件运作，通常布线信号路径的复杂网络以连接分布在器件表面上的电路元件。由于集成电路的复杂性和数量增加，对这些信号通过器件的有效布线变得更加困难。从而，形成多级或多层互连方案，例如双大马士革布线结构，已经变得更加优选，由于其有效地提供了复杂半导体芯片上的大量晶体管之间的高速信号布线图形。在互连结构中，金属过孔垂直于硅衬底延伸，而金属线平行于硅衬底延伸。
目前，在集成电路芯片上形成的互连结构由至少约2到10个布线极构成，所述布线极以表示为约1x的最小光刻特征尺寸(称为“细线”)制造，在这些级上是约2到4个布线级，其以等于细线的最小宽度的约2x和/或4x的宽度(称为“宽线”)制造。在一种结构中，在低介电常数(k)的有机硅酸盐(SiCOH)或聚合介质级间介质(ILD)层中形成细线，并在介电常数为约4.0的二氧化硅ILD中制造宽线。图1示出了常规5级金属BEOL互连结构的截面图，示出了两个细线级和三个宽线级。
关于制造90nm及更细的细线的CMOS BEOL技术的很多挑战中的一个在于，利用193nm的光刻对基本规则特征(≤140nm)的可靠印刷。为了允许该范围的光刻处理，已经并正在考虑含硅抗蚀剂材料。然而，这些材料尽管可以实现90nm及更细(例如45nm线宽)BEOL技术节点的目标特征尺寸，但是存在光刻后CD不均匀性或所谓的“线条边缘粗糙度”(LER)方面的严重问题。图2是利用含硅抗蚀剂材料的实例200mm、65nm节点M1梳状蛇纹结构(光刻后)的CD SEM图像，并示出了严重的CS不均匀性(LER)。在产生过孔或沟槽(等离子体蚀刻处理)期间容易转移该光刻后的图像粗糙度或LER；使得衬里和籽晶保形性变得困难。从光刻方面考虑，存在几个可选方案来解决特定抗蚀剂材料的LER。这些可能必须改变抗蚀剂材料的配方，以增加光酸扩散或调节聚合物的分子量。然而，由于这些改变还影响了抗蚀剂的光刻能力，减少LER的最普遍的尝试包括例如显影后烘焙的光刻后工艺，以利用抗蚀剂覆层流动抗蚀剂并平滑边缘，或者更复杂的工艺，其中将非常薄的聚合物膜化学键接到抗蚀剂表面上，以平滑粗糙度。
然而，通常，如果对于给定的抗蚀剂材料存在严重的光刻后LER，上述技术只可以实现对CD均匀性的最小改善。
高度希望的是，提供例如双大马士革型的BEOL互连结构，其中利用先进等离子体工艺减少过孔和沟槽结构中对于可能多的OSG或聚合基ILD材料的光刻后CD不均匀性(“线条边缘粗糙度”)。
另外高度希望的是，提供一种BEOL互连结构，其中在ILD侧壁上具有改善的衬里和籽晶保形性。
另外高度希望的是，提供一种器件和BEOL互连功能性、可靠性及性能得到改善的BEOL互连结构。
发明内容
从而，本发明的一个目的是提供例如双大马士革型的BEOL互连结构，其中利用先进的等离子体工艺降低可能多的OSG或聚合基ILD材料的过孔和沟槽结构中的光刻后CD不均匀性(线条边缘粗糙度)。
本发明的另一个目的是提供BEOL互连结构，其中在ILD侧壁上具有改善的衬里和籽晶保形性。
本发明的又一个目的是提供改善器件和BEOL互连的功能性、可靠性及性能的BEOL互连结构。
为解决本发明的这些和其它目的，提供了一种在低k介电膜中构造的互连结构，其中利用先进的等离子体工艺降低光刻后CD不均匀性，从而改善器件/BEOL互连的性能、可靠性及功能性。
另外，根据本发明，提供了一种用于改善光刻后结构的临界尺寸(CD)均匀性的方法，包括以下步骤，在适于降低形成的光刻后结构的均方根(RMS)线条边缘粗糙度(LER)的工艺条件下，实施用于蚀刻光刻后结构的双频电容性(DFC)等离子体蚀刻工艺。用于制造结构的DFC等离子体工艺使得将反应物质化学吸收到材料表面上的速度＞＞从上述表面溅射挥发性吸附物的速度(即，被定义为“大的”中性物质与离子的流量比值)，从而有利于增加各向同性蚀刻，而因此降低CD不均匀性。
DFC等离子体蚀刻工艺条件适于将形成的光刻后结构的RMS LER降低19％或更多，并且可以将形成的光刻后结构的RMS LER降低到约11nm或更小的值。
有利的是，将适于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺实施到90nm或更细的BEOL、FEOL以及MOL技术(193nm以及将来的光刻)，其中利用先进的等离子体处理降低半导体装置中的光刻后CD不均匀性LER。形成的BEOL互连结构(例如沟槽或过孔)具有改善的衬里和籽晶保形性，从而可以提供改善的器件性能、功能性和可靠性。
通过下文的描述、所附的权利要求书以及附图，本发明结构和方法的其它特征、方面以及优点将变得更容易理解，其中图1为常规5级金属BEOL互连结构10的截面图；图2是在利用含Si抗蚀剂材料的光刻后的200mm 65nm节点M1梳状蛇形结构的CD SEM图像；图3是在利用具有“大的”中性物质与离子的流量比值的蚀刻工艺蚀刻处理ARC材料后的200mm 65nm节点M1梳状蛇形结构的CD SEM图像；图4是在光刻和ARC蚀刻处理后的测试结构的示意图，其包括200mm65nm节点M1光刻(193nm含硅抗蚀剂材料)/200nm AR 40ARC/Si衬底；以及图5为示出对于跨越整个工艺参数范围(“可忽略的”到“大的”中性物质与离子的流量比值)的各个示例性施加的ARC蚀刻化学试剂的LER百分数改善的图表。
具体实施例方式
本发明涉及用于形成半导体器件的互连结构，所述互连结构被设置在OSG或聚合基低kILD材料中，从而，通过调节采用的等离子体工艺(例如用于过孔或沟槽级)以蚀刻有机ARC层，从而显著降低了光刻后CD不均匀性(“线条边缘粗糙度”或LER)；从而，容易获得改善的器件性能、功能性和可靠性。
众所周知，等离子体蚀刻工艺利用等离子体，所述等离子体包括与将要蚀刻的材料化学结合的离子和中性物质(原子或分子物质)的组合，通常，例如有机抗反射涂层(ARC)材料的非挥发性材料包括碳、氢和氧。可以理解，ARC材料可以包括CVD ARC、或CVD和有机旋涂ARC的组合。在等离子体蚀刻中，中性物质与涂层化学结合以增加反应的材料的挥发性(即形成高挥发性的吸收剂)，这允许在例如用等离子体的正离子轰击或撞击该材料时增大蚀刻速度。如这里将更详细描述的，图4为示出在进行光刻步骤前施加薄ARC涂层(例如200nm的AR40)的实例工艺图。尽管干蚀刻工艺(例如等离子体蚀刻)相比于湿蚀刻工艺更加各向异性(在垂直平面或垂直方向)，但是希望的是，调节干蚀刻工艺以增加各向同性的程度。从而，根据本发明，等离子体蚀刻工艺仍然进行相当程度的垂直蚀刻(各向异性)，然而，还实现最小程度的横向蚀刻(沿水平平面)，即增加了各向同性的程度。本发明的等离子体工艺中的这种小量的水平蚀刻将减少形成的线轮廓中的“凸凹不平”的量(如图2所示)，从而在光刻后步骤中减少形成的CD不均匀性LER。
尤其是，根据本发明，使用特定和调节的等离子体工艺以基本减少光刻后CD不均匀性LER，从而允许增大Cu和衬里籽晶保形性，并确保器件/互连的性能、可靠性和功能性。蚀刻过孔或沟槽叠层的第一处理步骤通常需要利用N2、H2和/或O2包括预先施加到芯片表面上的化学试剂蚀刻有机抗反射涂层(ARC)。可以理解，ARC层可以包括例如AR40的有机材料或含硅材料。必要时，可以添加微量的CH3F或其它聚合气体(CH2F2、CHF3)用于侧壁保护和/或CD控制。当光刻后CD不均匀性如图2的CDSEM图像所示那样显著时，例如在级1的金属沟槽壁内采用用于等离子体辅助蚀刻的Ar/N2/H2/CH3F(具有本文中参考图5更详细地描述的具体条件)，以获得改善的CD均匀性。通过利用“大的”中性物质(化学吸收速度)与离子(溅射速度)的流量比值的等离子体工艺可以减少LER。由于各向异性蚀刻程度直接随中性物质与离子的流量比值而变化，因此，当中性物质与离子的流量比值增大(相当于减小的对ARC层的蚀刻速度)时，存在增多的各向同性蚀刻，尤其是对ARC层的横向蚀刻。该横向蚀刻有助于减少光刻后的“线条边缘粗糙度”，如图3中CD SEM图像所示。图3具体示出了在利用具有大的中性物质与离子的流量比值的蚀刻工艺对ARC材料进行蚀刻之后，实例200mm 65nm节点M1梳状蛇行结构的CDSEM图像。
图4示出了用于检测在CD不均匀性(LER)上的蚀刻工艺效果而制造的实例光刻后测试结构10。该测试结构示出了在Si衬底12上沉积“厚”ARC层(例如200nm)15，然后利用含硅抗蚀剂材料18和测试刻线印刷M165nm节点图形(180nm间距)。在施加、构图和显影抗蚀剂层18后，以这种方式形成多个样品，并在光刻后利用特定算法确定关于每个样品的RMS(均方根)LER。在实施的算法中，在固定长度上穿过抗蚀剂图像的宽度进行多次扫描(例如约64次扫描)。确定每次扫描的平均宽度，并计1δ偏差。图5的表中给出的LER数为来自平均线宽的1δ偏差。
实例图5中突出了三种蚀刻条件(标准化了蚀刻速度差异)，其中示出了对于跨越全部工艺参数范围的各个施加的ARC蚀刻化学试剂的LER的百分数改善的图表。这三种条件中的每个都用于在全部工艺参数范围上，即从“可忽略的”(高蚀刻速度，高各向异性蚀刻程度以及低各向同性蚀刻程度)到“大的”中性物质与离子的流量比值(低蚀刻速度、低各向异性蚀刻程度以及高各向同性蚀刻程度)，蚀刻200nm厚的ARC层(如图4所示)。在蚀刻处理后随后测量对于每个样品的LER，然后确定LER的结果变化(光刻处理后的LER-蚀刻处理后的LER)作为百分数。
在表I(图5)中概括了对于三种采用的蚀刻条件的每种获得的数据。相关地注意到，对于等离子体工艺的三种施加条件，“大的”中性物质与离子的流量比值条件获得了最大LER降低，光刻后的LER降低高达19％，到≤11nm RMS值。理想情况下，可以设定根据本发明的等离子体蚀刻工艺以将光刻后的LER降低到0＜LER≤11nm RMS值之间的任意值。也就是说，目前193nm抗蚀剂获得约5-6nm的LER，比ATG3大大改善。在利用本发明技术的蚀刻后，至少可以获得0.5nm1δLER。
图4示出了在测试结构10中形成的蚀刻后沟槽25(在光刻后)。如图所示，形成的结构具有均匀的线宽变化。
实现用于在这里参考图4和5描述的实施例中获得最大LER降低的“大的”中性物质与离子的流量比值条件对应于，但不限于下面的等离子体蚀刻工艺条件第一功率供给27MHz(源)/2MHz(偏置)在双频电容(DFC)平台中400mT(压力)/500W27(源功率)/100W2(偏置功率)/50Ar(Ar气流sccm)/300N2(N2气流sccm)/60秒(蚀刻时间)。也就是说，在400nT下进行等离子体蚀刻，利用以500W、在约27MHz的频率下运行的源功率供给产生物质(中性物质)和离子，并利用以100W、在约2MHz的频率下运行的第二功率供给对撞击下面的晶片表面的离子施加能量。根据本发明，优选将偏置功率调节为在保持横向蚀刻程度的同时开始垂直蚀刻，以降低LER。然而，重要的是，压力和蚀刻化学试剂对于实现中性物质与离子的流量比值程度以获得能够降低LER的横向和垂直蚀刻是有关的。在实例“大的”中性物质与离子的流量比值条件中，蚀刻试剂是这样的，其中提供相比于氮气(300sccm)为少量的氩气流(50sccm)，其将产生更活跃的中性物质，而不改变离子的量。如在工艺条件式(图5)中所示，对于蚀刻如图4的实例所示的200nm厚的ARC层18的约一半，蚀刻时间条件为60秒。
当采用的等离子体工艺使得活跃的中性物质(有效地在材料表面发生的化学吸收速度)与离子物质(有效地溅射挥发性吸附物的速度)的流量比值超过某个有利于增大各向同性蚀刻的阈值时，可以降低光刻后的CD不均匀性。可以理解，蚀刻条件依赖于实施的DFC平台。例如，用于获得“大的”中性物质与离子的流量比值条件的DFC平台可能需要27MHz或更大的源频率，其中功率范围为约100W-500W；偏置频率在小于约100W的功率下在2MHz到13.56MHz之间；氮气流在约300sccm-1000sccm之间，以及氩气流为约100sccm或更小。可以理解，所述的处理气体可以利用N2、H2、O2或其组合。另外，其它处理条件可以包括例如结合N2、H2、O2或其组合的沉积气体，例如CHF3、CH2F2、CH3F或其组合。
增大的各向同性蚀刻的程度增加了对ARC层的横向蚀刻，减少了光刻后LER。可以理解，用于获得“大的”中性物质与离子的流量比值以减少光刻后LER的可选DFC平台要求的具体条件可以根据工具的差别而变化。该差别包括室体积、泵抽吸速度；线的导电性；功率供给的频率；室的构造等。
有利的是，可以对90nm及更细的BEOL、以及其它FEOL和MOL技术(193nm和将来的蚀刻)实施适于获得大的中性物质与离子的流量比值的等离子体蚀刻工艺，其中利用先进的等离子体处理降低半导体器件中的光刻后CD不均匀性LER。
尽管参考所示的和预先形成的本发明实施例特定示出和描述了本发明，本领于的技术人员可以理解，在不偏离由所附权利要求书的范围限定的本发明的精神和范围的情况下，可以在其中进行形式和细节上的上述和其它变化。
权利要求
1.一种用于改善光刻后结构的临界尺寸(CD)均匀性的方法，包括如下步骤，在适于降低形成的光刻后结构的均方根(RMS)线条边缘粗糙度(LER)的工艺条件下，实施用于蚀刻光刻后结构的双频电容性等离子体蚀刻工艺。
2.根据权利要求1的方法，其中等离子体蚀刻工艺条件适于将所述形成的光刻后结构的RMS LER降低19％或更多。
3.根据权利要求2的方法，其中所述等离子体蚀刻工艺条件适于将所述形成的光刻后结构的RMS LER降低到在0.5nm到约11nm之间的值。
4.根据权利要求1的方法，其中所述工艺条件适于在蚀刻所述光刻后结构之后确保随后的保形衬里和Cu籽晶沉积。
5.根据权利要求1的方法，其中所述双频电容性(DFC)等离子体蚀刻工艺被施加到在构图的光刻后结构下面的旋涂或CVD型抗反射涂层(ARC)材料，所述方法包括，调节等离子体蚀刻化学试剂，使得获得大的中性物质与离子的流量比值，从而将反应物质化学吸收到ARC材料表面上的速度大于从所述表面溅射挥发性吸附物的速度，从而有利于增加各向同性蚀刻，并导致降低CD不均匀性和均匀线宽变化。
6.根据权利要求1的方法，其适于在193nm或更细的光刻工艺中实施。
7.根据权利要求5的方法，其中所述用于获得大的中性物质与离子的流量比值的双频电容性(DFC)等离子体蚀刻工艺条件包括提供频率为27MHz或更大的源功率和频率在2MHz到13.5MHz范围中的偏置功率。
8.根据权利要求7的方法，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括提供在300mT到1000mT范围中的压力。
9.根据权利要求7的方法，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括提供在100W到500W范围中的源功率。
10.根据权利要求7的方法，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括提供小于100W的偏置功率。
11.根据权利要求7的方法，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括提供在300sccm到1000sccm范围中的N2气流。
12.根据权利要求7的方法，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括提供小于100sccm的Ar气流。
13.根据权利要求7的方法，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括利用包括含氮气、氢气、氧气的气体及其组合中的任一气体的处理气体。
14.根据权利要求13的方法，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括结合所述含氮气、氢气、氧气的气体及其组合利用沉积气体，所述沉积气体包括CHF3、CH2F2、CH3F或其组合。
15.一种半导体后段制程(BEOL)结构，其利用193nm或更细的光刻制造，并通过蚀刻光刻后结构，具有降低19％或更多的均方根(RMS)线条边缘粗糙度(LER)。
16.根据权利要求15的半导体BEOL结构，其具有降低的RMS LER值在约0.5nm到约11nm之间的所述形成的光刻后结构。
17.根据权利要求15的半导体BEOL结构，其中所述蚀刻结构包括例如沟槽或过孔的级间介电(ILD)互连结构。
18.根据权利要求15的半导体BEOL结构，其中双频电容性(DFC)等离子体蚀刻工艺被施加到在构图的光刻后结构下面的旋涂或CVD型抗反射涂层(ARC)材料，所述方法包括，调节等离子体蚀刻化学试剂，使得获得大的中性物质与离子的流量比值，从而将反应物质化学吸收到ARC材料表面上的速度大于从所述表面溅射挥发性吸附物的速度，从而有利于增加各向同性蚀刻，并导致降低CD不均匀性和均匀线宽变化。
19.根据权利要求18的半导体BEOL结构，其中所述DFC等离子体蚀刻工艺条件适于在蚀刻所述光刻后结构后确保随后的保形衬里和Cu籽晶沉积。
20.根据权利要求18的半导体BEOL结构，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括提供频率为27MHz或更大的源功率和频率在2MHz到13.5MHz范围中的偏置功率。
21.根据权利要求18的半导体BEOL结构，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括提供在300mT到1000mT范围中的压力。
22.根据权利要求18的半导体BEOL结构，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括提供在100W到500W范围中的源功率。
23.根据权利要求18的半导体BEOL结构，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括提供小于100W的偏置功率。
24.根据权利要求18的半导体BEOL结构，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括提供在300sccm到1000sccm范围中的N2气流。
25.根据权利要求18的半导体BEOL结构，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括提供小于100sccm的Ar气流。
26.根据权利要求18的半导体BEOL结构，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括利用包括含氮气、氢气、氧气的气体及其组合中的任一气体的处理气体。
27.根据权利要求26的半导体BEOL结构，其中所述用于获得大的中性物质与离子的流量比值的DFC等离子体蚀刻工艺条件包括结合所述含氮气、氢气、氧气的气体及其组合利用沉积气体，所述沉积气体包括CHF3、CH2F2、CH3F或其组合。
28.一种半导体MOL结构，其利用193nm或更细的光刻制造，其中蚀刻结构具有均方根(RMS)线条边缘粗糙度(LER)降低19％或更多的形成的光刻后结构。
29.根据权利要求28的半导体MOL结构，其中所述蚀刻结构具有RMS LER通过等离子体降低到0.5nm到约11nm之间的值的所述形成的光刻后结构。
30.根据权利要求28的半导体MOL结构，其中等离子体蚀刻工艺被施加到构图的光刻后结构下面的材料，其中所述等离子体蚀刻工艺条件适于在高密度蚀刻平台上获得大的中性物质与离子的流量比值。
31.一种半导体FEOL结构，其利用193nm或更细的光刻制造，其中蚀刻结构具有均方根(RMS)线条边缘粗糙度(LER)降低19％或更多的形成的光刻后结构。
32.根据权利要求31的半导体FEOL结构，其中等离子体蚀刻工艺被施加到构图的光刻后结构下面的材料，其中所述等离子体蚀刻工艺条件适于在高密度蚀刻平台上获得大的中性物质与离子的流量比值。
全文摘要
一种新颖的包括OSG或聚合基的互连结构(90nm或更细的BEOL技术)，其中利用先进的等离子体处理降低半导体器件中的光刻后CD不均匀性(线条边缘粗糙度)。该新颖的互连结构具有改进的衬里和籽晶保形性，从而可以获得改善的器件性能、功能性和可靠性。
文档编号H01L21/70GK1783438SQ20051011737
公开日2006年6月7日 申请日期2005年11月3日 优先权日2004年11月8日
发明者T·J·达尔顿, R·A·D·瓜尔迪亚, N·C·富勒 申请人:国际商业机器公司