专利名称：半导体器件以及用于半导体器件的布线方法
技术领域：
本发明涉及半导体器件及其布线方法，更具体地，涉及一种优选地用于存储器中的位线控制电路的半导体器件以及用于这种半导体器件的布线方法。
背景技术：
静态随机访问存储器(SRAM)是一种可高速运转的半导体存储器，并且因此被广泛用作中央处理单元(CPU)内的寄存器或者高速缓冲存储器。近年来，对于存储器的更大存储容量和更快读取的需求正在不断增长。
SRAM中的每个存储器单元与一个字线和一个位线对BL及BLB相连，并且当将所述字线设定为“1”时，经由所述位线对BL及BLB读写位数据。典型地通过使用读出放大器来执行要求变得更快的所述读取操作，所述读出放大器根据存储器单元的值对BL与BLB之间的微小电位差进行放大。(参见日本特开2003-109379号公报)。
在现有技术中采用下列多种方法，使得所述位线之间的微小电位差能够精确反映所述存储器单元的值。一种方法是在通过使用两个PMOS(P沟道金属氧化物半导体)晶体管(即能够将各位线连接到电源电压VDD的预先充电器)读取所述位数据之前，将所述两条位线预充电到高电位。另一种方法是通过使用一个PMOS晶体管(即，能够将所述位线彼此连接的均衡器)将所述两条位线设定到相同电位。
然而，随着为增加存储容量而使存储器单元的密度增加，负载电容也不断增加，于是所述位线之间的电压减小并且任何变化都变小。因此，如果所述位线之间的负载电容中有变化，则无法精确读取所存储的数据。换言之，BL和BLB的负载电容值必须恰好彼此相等，从而BL和BLB之间的小电压能够反映存储器单元的值。因此，BL和BLB的负载电容值必须彼此相等，以便高产量地生产SRAM。
在此连接中，为了防止由于在形成SRAM的布线时的掩模偏移而导致的负载电容的不均衡，提供了一种在沿着两条位线的中途交换两条位线的位置的技术(参见日本特开昭02-89360号公报)。
发明内容
本发明的目的是提供一种能够减小负载电容中的不均衡且更小巧的半导体器件。
为了实现上述目的，提供了一种根据本发明的半导体器件，其包括彼此相邻设置的第一栅极和第二栅极以及多个电路，所述多个电路设置在所述栅极的纵向上，其中所述多个电路中的每一个包括第一栅极和第二栅极以及在所述第一栅极和第二栅极的横向上形成的三个扩散区域，并且选择性地连接所述多个电路的所述扩散区域。
所述多个电路包括至少一个第一电路，其依次配置有第一扩散区域、所述第一栅极、第二扩散区域、所述第二栅极和第三扩散区域；和第二电路，其依次配置有第四扩散区域、所述第一栅极、第五扩散区域、所述第二栅极和第六扩散区域，其中所述第一电路的所述扩散区域可以选择性地与所述第二电路的所述扩散区域相连接。
此外，可以分别连接所述第一和第六扩散区域、所述第三和第四扩散区域以及所述第二和第五扩散区域，或者可以分别连接所述第一、第三和第五扩散区域以及所述第二、第四和第六扩散区域。
在根据本发明的如上所述构造的半导体器件中，即使所述栅极与所述扩散区域之间的位置没有对准，负载电容也不会发生变化。此外，两个晶体管共享一个扩散区域使得能够制造小型的半导体器件。
根据参照附图给出的以下优选实施例的说明，本发明的这些和其它目的及特征将变得明显，其中
图1a是示出常规位线控制电路的图；图1b是示意性示出实现图1a的电路的半导体器件的图；图2a是示出另一常规位线控制电路的图；图2b是示意性示出实现图2a的电路的半导体器件的图；图3是示意性示出图1b的栅极与扩散层之间的可能偏移的图；图4a和4b是示出本发明的概念图；图5是示出根据本发明实施例的位线控制电路的图；图6是示意性示出实现图5的位线控制电路的半导体器件的图；以及图7是示意性示出在图6的半导体电路中的栅极与扩散层之间的可能偏移的图。
具体实施例方式
在描述本发明的实施例之前，将首先描述常规上提出的现有技术，并且将与现有技术对照地描述本发明的概况，以便阐明本发明的效果。
图1a示出具有连接到常规位线对的预充电电路60和均衡器电路70的位线控制电路。该预充电电路60包括P-沟道金属氧化物半导体(PMOS)晶体管61，其能够将一个位线BL连接到电源电压VDD；和PMOS晶体管62，其能够将另一个位线BLB连接到电源电压VDD。该均衡器电路70包括PMOS晶体管71，该PMOS晶体管71的源极和漏极分别连接到各位线。当预充电信号PCH被输入到栅极时，三个晶体管61、62和71导通以便将该位线对的电位设定至电源电压VDD，或者换言之，强制地设定到同一电压。
图1b示出构成图1a的位线控制电路的半导体集成电路的顶部的示意图。在图1b中，标号81到85指示用于形成PMOS晶体管的扩散区域，而标号91到93指示例如由多晶硅形成的栅极。为了附图清晰，省略了作为用于电连接的布线的金属层。栅极91和92用作构成预充电电路60的PMOS晶体管61和62的栅极。扩散区域81与连接到位线BL的PMOS晶体管61的漏极相对应。扩散区域82与连接到电源电压VDD的PMOS晶体管61的源极相对应。此外，扩散区域83是连接到位线BLB的PMOS晶体管62的漏极。扩散区域82也是连接到电源电压VDD的PMOS晶体管61的源极。从而，扩散区域81到83以及栅极91和92构成了所述预充电电路。
此外，扩散区域84、栅极93和扩散区域85构成了用作均衡器70的PMOS晶体管63。扩散区域84连接到位线BL并且扩散区域85连接到位线BLB。
在图1a和1b中示出的常规电路中，从图1b显见，即使平行设置了预充电晶体管或者PMOS晶体管61和62，也要单独设置均衡晶体管或者PMOS晶体管71，以便在PMOS晶体管71的两侧上或者在扩散区域84和85的外侧上创建自由空间。从而能够获得高密度电路。
图2a和2b示出了对于高密度电路提出的另一现有技术。以相似的标号指示与图1a和1b中相同的元件。图2a示出其中使用了平行设置的两个PMOS晶体管72和73来替代构成图1a的电路中的均衡器的晶体管71的电路。图2b示出了实现图2a的均衡器的半导体集成电路。图2b的半导体集成电路利用图1b的与扩散区域84和85相邻的自由空间，使得能够更紧凑地制造均衡器。
更具体地，图2b的均衡器电路具有构成晶体管72的扩散区域87、栅极95和扩散区域86，其中用作源极的扩散区域87连接到位线BL，而用作漏极的扩散区域86连接到位线BLB。此外，图2b的均衡器电路70还具有构成晶体管73的扩散区域88、栅极96和扩散区域87，其中用作源极的扩散区域88连接到位线BLB，而用作漏极的扩散区域87连接到位线BL。因此，晶体管72和73共享连接到位线BL的扩散区域87，从而能够减少均衡器电路70的安装面积(footprint)。然而，因为扩散区域BL和BLB具有不同的尺寸，所以均衡器电路70的位线BL的负载电容与位线BLB的负载电容之间具有不平衡性。
此外，这种电路具有下述共同问题。概括地说，在使用各种掩模来重复形成图案的半导体制造工艺中，用于形成扩散层的图案与用于形成栅极的图案之间的任何偏移都将导致扩散层与栅极之间的位置偏移。这种偏移又可以导致批次间(lot-to-lot)性能的变化。图3示出由制造图1b的电路可能引起的图案的偏移的示例。从图中显见，预充电电路中的扩散区域81和83具有不同的宽度，并且均衡器电路中的扩散区域84和85具有不同的宽度。在预充电晶体管和均衡器晶体管两者中，连接到位线对BL和BLB的扩散区域的尺寸不同，并且各位线的负载电容变得不平衡。类似地，在图2b的预充电电路中也同样，扩散层与栅极之间的任何位置偏移都可能导致位线的负载电容之间的不平衡性。
如下面将进一步详述的那样，根据本发明，能够提供一种半导体器件，其具有高密度电路，且不会使位线对的负载电容变得不平衡。
图4a是示意性示出根据本发明的半导体器件的图。根据本发明的半导体器件包括栅极G1和G2、扩散区域A1到A3以及扩散区域B1到B3。扩散区域A1、栅极G1、扩散区域A2、栅极G2和扩散区域A3构成了包括两个晶体管的第一电路1，并且扩散区域B1、栅极G1、扩散区域B2、栅极G2和扩散区域B3构成了包括两个晶体管的第二电路2。根据本发明，将第一电路1的扩散区域A1到A3中的任何一个选择性地连接到第二电路2的扩散区域B1到B3中的任何一个。例如，分别连接扩散区域A1与B3以及扩散区域A3与B1，或者分别连接扩散区域A1、A3和B2，以及扩散区域A2、B1和B3。在此情况下，如能够从图4b看到的那样，即使在制造过程中在扩散层与栅极之间存在位置偏移，扩散区域的尺寸也为(A1)+(B3)＝(A3)+(B1)＝常数，或者(A1)+(A3)+(B2)＝(A2)+(B1)+(B3)＝常数，因此，两个扩散区域的负载电容不会变化并且不会出现负载电容的不平衡性。此外，分别在各电路中的两个晶体管共用一个扩散区域，使得能够制造相对更小的电路。
此后将参考图5到图7描述本发明的实施例。图5示出连接到SRAM中的多个存储器单元40的此实施例的位线控制电路10。SRAM包括以矩阵方式排列的多个存储器单元。每个存储器单元包括六个晶体管，在这些晶体管中，中心的四个晶体管形成交叉连接的反相器。该存储器单元能够存储一位值并且当将字线WL设定为“1”时，能够经由位线对BL和BLB对该存储器单元进行写入/读取。能够通过使用读出放大器(未示出)对位线BL与BLB之间的微小电压差进行放大，来读取该存储器单元。
位线控制电路10包括预充电电路20和均衡器电路30。在读取存储器单元之前，将预充电信号PCH施加到各个晶体管的栅极，以便将预充电电路20中的位线对BL和BLB充电至电源电压VDD并且使得均衡器电路30中的位线对BL和BLB的电压彼此相等。
在本实施例中，对预充电电路20和均衡器电路30两者进行配置，以便将这些电路划分为平行设置成在位线的方向上对齐的两个元件。从图5与图2a之间的对比显见，预充电电路20和均衡器30两者被分为两个元件，并且晶体管被成对设置在位线的方向上。
将预充电电路20分为平行设置的两个电路，其中之一包括PMOS晶体管21和22，而其中的另一个包括PMOS晶体管23和24。晶体管21能够将电源电压VDD连接到位线BL，而晶体管22能够将电源电压VDD连接到位线BLB。此外，在位线BL的方向上形成在晶体管21的下游的晶体管23能够将电源电压VDD连接到位线BLB，而在位线BLB的方向上形成在晶体管22的下游的晶体管24能够将电源电压VDD连接到位线BL。
将均衡器电路30分成平行设置的两个电路，其中之一包括PMOS晶体管31和32，并且其中的另一个包括PMOS晶体管33和34。晶体管31将源极连接到位线BL并且将漏极连接到位线BLB。与之相反，晶体管32将源极连接到位线BLB并且将漏极连接到位线BL。此外，与晶体管31相反，在位线BL的方向上形成在晶体管31的下游的晶体管33将源极连接到位线BLB并且将漏极连接到位线BL，并且与晶体管32相反，在位线BLB的方向上形成在晶体管32的下游的晶体管34将源极连接到位线BL并且将漏极连接到位线BLB。当将信号提供到如上所述连接的晶体管31到34的栅极而使它们导通时，位线BL和BLB被强制设定到相同电位。
图6示出实现作为半导体集成电路的图5的电路的电路结构的示意性顶视图。阴影区域指示栅极，而块指示扩散区域。为了便于附图的理解，省略了用于连接的布线层。
在图5中沿着位线BL对齐的晶体管21、23、31和33的栅极与图6中的栅极11相对应，并且图5中的晶体管22、24、32和34的栅极与图6中的栅极12相对应。如图5中所示相互连接栅极。在图6中，通过在连接部13处连接栅极11和栅极12来执行相互连接。预充电电路20包括扩散区域41到45以及栅极11和12，并且均衡器电路30包括扩散区域51到56以及栅极11和12。
在预充电电路20中，晶体管21具有在栅极11的两侧上的扩散区域41和42，其中扩散区域41是连接到位线BL的漏极，而扩散区域42是连接到电源电压VDD的源极。同时，晶体管22具有在栅极12的两侧上的扩散区域43和42，其中扩散区域43是连接到位线BLB的漏极，而扩散区域42是连接到电源电压VDD的源极。此外，晶体管23具有在栅极11的两侧上的扩散区域44和45，其中扩散区域44是连接到位线BLB的漏极，而扩散区域45是连接到电源电压VDD的源极。晶体管24具有在栅极12的两侧上的扩散区域46和45，其中扩散区域46是连接到位线BL的漏极，而扩散区域45是连接到电源电压VDD的源极。
在位线方向上设置的晶体管21与晶体管23之间的比较示出这两个晶体管的源极被连接到电源电压，同时晶体管21的漏极被连接到位线BL，而晶体管23的漏极被连接到位线BLB。类似地，在位线的方向上划分的晶体管22和24的源极连接到电源电压电位，同时晶体管22和24的漏极分别连接到位线BLB和BL。
在均衡器电路30中，晶体管31具有在栅极11的两侧上的扩散区域52和51，其中扩散区域52是连接到位线BL的源极，而扩散区域51是连接到位线BLB的漏极。接着，晶体管32具有在栅极12的两侧上的扩散区域53和52，其中扩散区域53是连接到位线BLB的源极，而扩散区域52是连接到位线BL的漏极。此外，晶体管33具有在栅极11的两侧上的扩散区域55和54，其中扩散区域55是连接到位线BLB的源极，而扩散区域54是连接到位线BL的漏极。此外，晶体管34也具有在栅极12的两侧上的扩散区域56和55，其中扩散区域56是连接到位线BL的源极，而扩散区域55是连接到位线BLB的漏极。
如上所述，当如图5所示将预充电电路和均衡器电路分别分成两个电路并且选择性地将扩散区域连接到位线对BL和BLB时，在图的左侧从上到下排列有连接到位线BL的扩散区域41、连接到位线BLB的扩散区域44、连接到位线BLB的扩散区域51和连接到位线BL的扩散区域54，并且在图的右侧排列有连接到位线BLB的扩散区域43、连接到位线BL的扩散区域46、连接到位线BLB的扩散区域53和连接到位线BL的扩散区域56。
图7示出当在半导体制造处理中制造如图6所示构造的位线控制电路时，在扩散区域与栅极之间可能发生偏移的示例。在图中，左扩散区域的宽度Lf小于右扩散区域的宽度Lr。
然而，从位线BL和BLB的负载电容的角度看，在预充电电路中，连接到位线BL的扩散区域41和46，以及连接到位线BLB的扩散区域43和44被分别分为左右两部分，并且这些扩散区域的尺寸是(扩散区域41)+(扩散区域46)＝(扩散区域43)+(扩散区域44)＝常数，因此，即使在扩散区域与栅极之间出现偏移，各个位线的负载电容也不会变化。
此外，在均衡器电路中，将扩散区域52、54和56连接到位线BL，并且将扩散区域51、53和55连接到位线BLB，并且这些扩散区域的尺寸是(扩散区域52)+(扩散区域54)+(扩散区域56)＝(扩散区域51)+(扩散区域53)+(扩散区域55)＝常数，因此即使在扩散区域与栅极之间出现偏移，各个位线的负载电容也不会变化。
权利要求
1.一种半导体器件，包括彼此平行设置的第一栅极和第二栅极；以及多个电路，共有所述第一栅极和第二栅极，其中所述多个电路中的每一个包括在所述第一栅极的外侧形成的第一扩散区域、在所述第一栅极与第二栅极之间形成的第二扩散区域，以及在所述第二栅极的外侧形成的第三扩散区域，并且选择性地连接所述多个电路的所述扩散区域。
2.根据权利要求1所述的半导体器件，其中所述多个电路包括第一电路，依次设置有第一扩散区域、所述第一栅极、第二扩散区域、所述第二栅极和第三扩散区域；以及第二电路，依次设置有第四扩散区域、所述第一栅极、第五扩散区域、所述第二栅极和第六扩散区域，其中所述第一电路的所述扩散区域选择性地与所述第二电路的所述扩散区域相连接。
3.根据权利要求2所述的半导体器件，其中所述第一扩散区域与所述第六扩散区域相连接，所述第三扩散区域与所述第四扩散区域相连接，并且所述第二扩散区域与所述第五扩散区域相连接。
4.根据权利要求3所述的半导体器件，还包括存储器单元；以及分别连接到所述存储器单元的第一位线和第二位线，其中所述第一扩散区域和所述第六扩散区域与所述第一位线相连接，所述第三扩散区域和所述第四扩散区域与所述第二位线相连接，并且所述第二扩散区域和所述第五扩散区域与电源相连接。
5.根据权利要求2所述的半导体器件，其中所述第一扩散区域、第三扩散区域和第五扩散区域相连，并且所述第二扩散区域、第四扩散区域和第六扩散区域相连。
6.根据权利要求5所述的半导体器件，进一步包括存储器单元；以及分别连接到所述存储器单元的第一位线和第二位线，其中所述第一扩散区域、所述第三扩散区域和所述第五扩散区域与所述第一位线相连接，并且所述第二扩散区域、所述第四扩散区域和所述第六扩散区域与所述第二位线相连接。
7.根据权利要求4所述的半导体器件，还包括第三电路，依次设置有第七扩散区域、所述第一栅极、第八扩散区域、所述第二栅极和第九扩散区域；以及第四电路，依次设置有第十扩散区域、所述第一栅极、第十一扩散区域、所述第二栅极和第十二扩散区域，其中，所述第七扩散区域、第九扩散区域和第十一扩散区域与一个位线相连接，并且所述第八扩散区域、第十扩散区域和第十二扩散区域与另一位线相连接。
8.一种用于半导体器件的布线方法，包括其中所述半导体器件具有彼此平行设置的第一栅极和第二栅极以及共有所述第一栅极和第二栅极的多个电路，以及多个电路具有第一栅极和第二栅极，以及在所述第一栅极的外侧形成的第一扩散区域、在所述第一栅极与第二栅极之间形成的第二扩散区域和在所述第二栅极外侧形成的第三扩散区域，其中选择性地连接所述多个电路的所述扩散区域。
9.根据权利要求8所述的用于半导体器件的布线方法，其中所述多个电路包括第一电路，依次设置有第一扩散区域、所述第一栅极、第二扩散区域、所述第二栅极和第三扩散区域；以及第二电路，依次设置有第四扩散区域、所述第一栅极、第五扩散区域、所述第二栅极和第六扩散区域，其中将所述第一扩散区域与所述第六扩散区域相连接，将所述第三扩散区域与所述第四扩散区域相连接，并且将所述第二扩散区域与所述第五扩散区域相连接。
10.一种用于半导体器件的布线方法，包括第一栅极、与所述第一栅极平行设置的第二栅极以及共有所述第一栅极和所述第二栅极的多个电路，所述布线方法包括以下步骤提供第一电路，所述第一电路包括第一扩散区域、第二扩散区域和第三扩散区域，它们以所述第一扩散区域、所述第一栅极、所述第二扩散区域、所述第二栅极和所述第三扩散区域的顺序对齐；提供第二电路，所述第二电路包括第四扩散区域、第五扩散区域和第六扩散区域，它们以所述第四扩散区域、所述第一栅极、所述第五扩散区域、所述第二栅极和所述第六扩散区域的顺序对齐，连接所述第一扩散区域、所述第三扩散区域和所述第五扩散区域；并且连接所述第二扩散区域、所述第四扩散区域和所述第六扩散区域。
全文摘要
半导体器件，包括第一电路，其中扩散区域A1、第一栅极G1、扩散区域A2、第二栅极G2和扩散区域A3构成两个晶体管；以及第二电路，其中扩散区域B1、第一栅极G1、扩散区域B2、第二栅极G2和扩散区域B3构成两个晶体管。连接所述扩散区域A1和B3、所述扩散区域A2和B2以及所述扩散区域A3和B1。另选地。连接所述扩散区域A1、A3和B2，以及所述扩散区域A2、B1和B3。
文档编号H01L27/11GK1877835SQ20051011736
公开日2006年12月13日 申请日期2005年11月3日 优先权日2005年6月7日
发明者岩田明郎, 伊藤学 申请人:富士通株式会社