专利名称：等离子体损害保护电路的制作方法
技术领域：
本发明是有关于一种集成电路组件，且特别是有关于一种避免集成电路在制造过程中遭受等离子体损害的组件。
背景技术：
保护集成电路免于遭受等离子体损害为许多从事保护组件门电路设计者所热衷的课题。集成电路的制造过程通常包括等离子体处理工艺。例如金属蚀刻的后端(backend)处理、光阻材料后端剥除(stripping)以及介电质沉积等都会使用等离子体在欲处理的结构表面感应电荷。由等离子体感应产生的电荷会破坏组件本身与工作效益有关的基本结构。例如使用于闪存的通道介电质以与门极介电质就会遭受等离子体感应电荷的破坏。另外，使用于N位存储器SONOS(可捕捉电荷捕捉结构不同位置电荷的电荷捕捉存储单元)以及PHINES的电荷存储结构特别容易遭受等离子体感应工艺的破坏。
等离子体感应电荷可以是正电荷或者是负电荷，而等离子体感应电荷的类型不同所造成的集成电路破坏程度也不同。
如图1所示，在公知的半导体存储器集成电路中，每一个字线(Word Line)驱动器101包括各自的保护电路，例如是CMOS晶体管对102。字线驱动器101在存储器操作过程中提供字线106不同的操作电压。CMOS晶体管对102包括PMOS 103及NMOS 105，可将等离子体感应电荷传导至半导体衬底。正电荷通过PMOS 103来传导，而负电荷则通过NMOS 105传导。字线驱动器的每一条字线具有保护电路，例如是CMOS晶体管对。然而，这种设计方式将占用大量芯片体积并降低电路密度。因此，这种等离子体保护电路设计将有碍于集成电路尺寸持续小型化的趋势。
发明内容
有鉴于此，本发明的目的就是在提供一种等离子体损害保护电路，用以保护集成电路避免于制造过程中遭受等离子体损害。
根据本发明的目的，提出一种集成电路，包括半导体衬底、存储器阵列、多条字线以及多个字线驱动器。存储器阵列连接于半导体衬底。各字线连接于存储器阵列。各字线驱动器包括一组件，且在存储器操作中该组件耦接一电压到这些字线驱动器的至少一字线。其中当制造中电荷产生于字线时，该组件连接至半导体衬底，且电荷由字线通过组件传导至半导体衬底。
根据本发明的目的，提出一种集成电路，包括半导体衬底、存储器阵列、多条字线、多个字线驱动器以及一组件。存储器阵列连接半导体衬底。各字线连接存储器阵列。多个字线驱动器连接这些字线。该组件则连接字线驱动器。其中当制造中电荷产生于字线时，电荷由这些字线通过至少该组件传导至半导体衬底。
根据本发明的目的，提出一种集成电路，包括半导体衬底、存储器阵列、多条字线、多个字线驱动器以及一组件。存储器阵列连接半导体衬底。各字线连接存储器阵列。各字线驱动器包括一字线驱动器组件，于存储器操作中字线驱动器组件耦接一电压到至少这些字线驱动器的一字线，且字线驱动器组件连接半导体衬底以及其中至少一字线。组件则连接这些字线驱动器。其中当制造中电荷产生于字线时，电荷由字线通过至少该组件及字线驱动器组件其中的一传导至半导体衬底。
根据本发明的目的，提出一种制造集成电路组件的方法，包括提供一半导体衬底；形成一存储器阵列，以连接半导体衬底；形成多条字线，以连接存储器阵列；形成多个字线驱动器，以连接这些字线，其中各字线驱动器包括一组件，且于存储器操作中该组件耦接一电压到这些字线驱动器的至少一字线；以及当制造中电荷产生于字线时，将电荷由这些字线通过该组件传导至半导体衬底。
根据本发明的目的，提出一种制造集成电路组件的方法，包括提供一半导体衬底；形成一存储器阵列，以连接半导体衬底；形成多条字线，以连接存储器阵列；形成多个字线驱动器，以连接这些字线；形成一组件，以连接这些字线驱动器；以及当制造中电荷产生于这些字线时，将电荷由这些字线通过至少该组件传导至半导体衬底。
根据本发明的目的，提出一种制造集成电路组件的方法，包括提供一半导体衬底；形成一存储器阵列，以连接半导体衬底；形成多条字线，以连接存储器阵列；形成多个字线驱动器，以连接这些字线，各字线驱动器包括一字线驱动器组件。其中于存储器操作中字线驱动器组件耦接一电压到这些字线驱动器的至少一字线；形成一组件，以连接这些字线驱动器；当制造中电荷产生于这些字线时，将电荷由这些字线通过至少字线驱动器组件传导至半导体衬底；以及当制造中电荷产生于这些字线时，将电荷由这些字线驱动器的各字线通过至少该组件传导至半导体衬底。
某些实例中每个字线驱动器包括连接半导体衬底及字线的一组件，例如是一晶体管。通过此晶体管电荷可由字线传导至半导体衬底。通过使用字线驱动器的一晶体管，可有效节省集成电路的使用空间。例如在正常的存储器操作中，晶体管将一供电电压耦接至字线。晶体管具有某一种电荷类型，且传导同一类型的电荷。例如产生于字线的空穴由字线通过字线驱动器中至少一P型晶体管传导至半导体衬底。而产生于字线的电子由字线通过字线驱动器中至少一N型晶体管传导至半导体衬底。其中一实例中晶体管形成于连接半导体衬底的一半导体阱中，且晶体管的电流负载端，例如是源极或漏极，则连接至字线。
某些实例中，电荷通过两个字线驱动器以及连接字线驱动器的一组件传导。某一实例中，同一类型的电通过字线驱动器以及连接字线驱动器的组件来传导。通过提供由字线至半导体衬底的不同传导电荷路径，本发明可对集成电路提供更多的保护，且使用到较少的集成电路空间。在另一实例中，某一类型电荷通过该组件传导，而另一类型电荷则通过字线驱动器传导，进而缩小集成电路的使用空间。例如，产生于字线的电子通过至少该组件传导至半导体衬底，而产生于字线的空穴则通过至少字线驱动器传导至半导体衬底。在另一实例中，产生于字线的空穴通过至少该组件传导至半导体衬底，而产生于字线的电子则通过至少字线驱动器传导至半导体衬底。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，详细说明如下
图1表示公知的半导体存储器集成电路图。
图2表示依照本发明一较佳实施例具有字线的一种电路图。
图3表示图2部份线路剖面图。
图4表示依照本发明一较佳实施例包括分别连接于不同字线的两个字线驱动器线路图。
图5表示图4部份线路剖面图。
图6表示依照本发明较佳实施例连接不同字线的两个字字线驱动器线路图。
图7表示具有保护多个字线驱动器及字线的保护装置的集成电路部份线路平面图。
图8表示依照本发明较佳实施例集成电路的简化方块图。
主要组件符号说明101、201、401、402字线驱动器601、602、701、702字线驱动器102CMOS晶体管对103PMOS105NMOS106、208、209、709、710、802字线205、215、223、231源极/漏极的一端207、217、225、233源极/漏极的另一端211P阱213N阱220、240NMOS晶体管221导线230PMOS晶体管235结点250接地参考点261电压NDIS262电压WLDRVSS263电压AVX264电压GWL265电压PP266电压NP105A及105B保护用NMOS晶体管210保护用PMOS晶体管
705导线711深度掺杂区720、730半导体阱740等离子体保护装置800电荷捕捉元阵列801行译码器/字线驱动器803列译码器804位线805总线806检测放大器/数据输入结构807数据总线808偏压设置供电电压809偏压设置状态机构810等离子体损害保护装置811数据输入线812数据输出线850集成电路具体实施方式
接下来就以实施例来对本发明进行详细说明。值得注意的是，所参考的附图以简化的形式呈现而非实际的尺寸。
虽然接下来参考实施例来公开本发明，然而当知所描述的实施例仅是用以举例说明的目的，不应用以限制本发明。而接下来以实施例来叙述的详细说明内容可包括任何的更动与修改以及等效的实施例，此皆落入本发明所定义的权利要求范围及精神中。
请参照图2，其表示依照本发明一较佳实施例具有字线的一种电路图。字线驱动器201包括两个NMOS晶体管220及240以及一个PMOS晶体管230。NMOS晶体管220中源极/漏极的一端205连接接地参考点250，以作为存储器操作中电压提供的参考点。NMOS晶体管220中源极/漏极的另一端207则连接至字线209。
NMOS晶体管220的栅极连接至电压NDIS 261，用以于操作过程中导通或关断NMOS晶体管220。NMOS晶体管220的P阱211于操作过程中连接至电压WLDRVSS 262。NMOS晶体管220的N阱213则连接至电压AVX 263，以避免在操作过程中产生PN结(junction)效应。
PMOS晶体管230中源极/漏极的一端215连接字线209。PMOS晶体管230中源极/漏极的另一端217连接电压GWL 264以进行例如是编程、删除及读取的存储器操作。PMOS晶体管230的N阱通过导线221连接至NMOS晶体管240的N阱。PMOS晶体管230的栅极则连接电压PP 265以于存储器操作中导通/关断PMOS晶体管230。
NMOS晶体管240中源极及漏极的一端223连接PMOS晶体管230中源极/漏极的一端217。NMOS晶体管240中源极/漏极的另一端225连接字线209。如上所述，NMOS晶体管240的N阱通过导线221连接PMOS晶体管230的N阱。NMOS晶体管240的P阱于存储器操作中耦接电压WLDRVSS 262。NMOS晶体管240的栅极连接电压NP 266，以于存储器操作过程中导通/关断NMOS晶体管240。
PMOS晶体管103连接每一个字线驱动器，并将等离子体感应电荷传导至半导体衬底。
在制造过程中，电压PP 265、NDIS 261以及NP 266为浮接，因此NMOS晶体管220及240以及PMOS晶体管230的栅极为浮接。在制造工艺中，等离子体感应电荷由字线传导至半导体衬底。负电荷由字线209通过NMOS晶体管220传导至半导体衬底。因为在存储器操作中负电荷通过作为字线驱动电路201部份电路的NMOS晶体管220而不是通过用以保护字线驱动器受等离子体损害的额外NMOS晶体管105，于是可以节省大量的集成电路使用空间。正电荷由字线209通过PMOS晶体管103传导至半导体衬底。半导体衬底为整个集成电路的接地参考点250。因此，本发明可避免具有字线驱动电路的集成电路遭受具有正负两种极性的等离子体电荷破坏。
当进行例如是读取、删除以及编程的存储器操作时，字线驱动器具有下列的电压特性。
在删除模式中，由于NMOS晶体管220的栅极偏压NDIS＝-4V，因此NMOS晶体管220不导通。
请参照图3，其表示图2部份线路剖面图。NMOS晶体管220中源极/漏极的一端205连接接地参考点250，作为存储器操作过程的供电电压参作点。NMOS晶体管220中源极/漏极的另一端207连接字线209。NMOS晶体管220形成于P阱211中。P阱211又形成于N阱213中，而N阱213则形成于作为接地点250的P型衬底。在制造过程中，等离子体感应负电荷由字线209通过NMOS晶体管220传导至作为接地点250的半导体衬底。在字线209上的等离子体感应负电荷造成字线209的电压低于P阱211的电压。而P阱211的电压相对于端点205为负值。因此，N+源极/漏极端205及207与P阱211通过少量的载流子注入传导电流，犹如一个工作于有源模式的双极结型晶体管(bipolar junction transistor)。
请参照图4，其表示依照本发明一较佳实施例包括分别连接于不同字线的两个字线驱动器线路图。字线驱动器401及402的线路与图2的字线驱动器201的线路相似。然而，在图4中，字线209及208分别连接于等离子体保护NMOS晶体管105A及105B。在制造过程中，等离子体感应负电荷由字线209通过NMOS晶体管105A传导至作为接地点250的半导体衬底。
在图4中，多个字线驱动器，例如是字线驱动器401及402，同时连接至一个保护用PMOS晶体管210。PMOS晶体管210中源极/漏极的一端231连接至导线221的结点235。PMOS晶体管210中源极/漏极的另一端233连接至作为接地点250的半导体衬底。PMOS晶体管210的栅极连接至PMOS晶体管210的N阱，且PMOS晶体管210的栅极输入AVX1电压以于存储器操作中关断PMOS晶体管210。
在制造过程中，电压AVX1浮接，因此保护用PMOS晶体管210的栅极也是浮接的。等离子体感应正电荷由字线209通过PMOS晶体管230、导线211以及保护用PMOS晶体管210，传导至作为接地点250的半导体衬底。而且在存储器操作过程中正电荷通过字线驱动电路401部份电路，并通过作为多条字线等离子体保护线路的PMOS晶体管210。因此，相对于每一个字线驱动器皆使用额外一个等离子体保护NMOS晶体管(例如是105A或105B)，本发明的集成电路设计可节省大量的使用空间。
请参照图5，其表示图4部份线路剖面图。PMOS晶体管230中源极/漏极的一端连接至字线209。保护用PMOS晶体管230中源极/漏极的一端231连接结点235，而结点235又连接至PMOS晶体管230的N阱。PMOS晶体管210中源极/漏极的另一端233连接至作为接地点250的半导体衬底。在制造过程中，保护用PMOS晶体管210的栅极浮接。等离子体感应正电荷由字线209通过PMOS晶体管230、导线221及保护用PMOS晶体管210传导至作为接地点250的半导体衬底。字线209的等离子体感应正电荷使得字线209的电压高于N阱232的电压，并导通由P+端234与N阱232形成的P-N结区。因此，P+端234与N阱232便可以二极管方式导通电流。类似于图3的NMOS晶体管220，PMOS晶体管210通过少数载流子注入传递空穴产生电流。在结点235的等离子体感应正电荷使得P+端231的电压高于N阱237，并导通由P+端231与N阱237形成的P-N结区。而且N阱237的电压相对于P+端233为正值。因此，P+源极/漏极231及233与N阱237犹如操作于有源模式的双极结型晶体管可通过少量载流子注入来传导电流。
请参照图6，其表示依照本发明较佳实施例连接不同字线的两个字字线驱动器线路图。字线驱动器601及602线路类似于图4的字线驱动器401线路。然而在制造过程中，等离子体感应负电荷由字线209通过NMOS晶体管220传导至半导体衬底。因为在存储器操作中负电荷通过作为字线驱动器电路601的部份电路的NMOS晶体管220，并非通过用以保护每个字线驱动器遭等离子体损害的额外NMOS晶体管，因此可节省大量集成电路的使用空间。等离子体感应正电荷由字线209通过PMOS晶体管230、导线221及保护用PMOS晶体管210传导至作为接地点250的半导体衬底。
请参照图7表示具有保护多个字线驱动器及字线的保护装置740的集成电路部份线路平面图。多条字线，例如是字线709及710彼此平行排列。这些字线分别连接至字线驱动器线路，例如是字线驱动器701及702。字线驱动器电路形成于半导体阱720中。字线709连接字线驱动器701，而字线710连接字线驱动器702。第一导电类型的等离子体感应电荷由字线709及710分别通过字线驱动器701及702再经由导线705传导至衬底。
等离子体保护装置740形成于半导体阱730中，并通过作为well pick up的深度掺杂区(deep doped region)711连接至包括字线驱动器701及702的每一个字线驱动器。第二导电类型的等离子体感应电荷由字线709及710分别通过字线驱动器701及702，经由深度掺杂区711及等离子体保护装置740传导至衬底。
在集成电路制造过程中，字线709及710、字线驱动器701及702、深度掺杂区711、等离子体保护装置740以及衬底彼此间的连接形成于第一金属连接层的前。集成电路可避免遭受正或负极性等离子体电荷的破坏。
请参照图8，其表示依照本发明较佳实施例集成电路的简化方块图。集成电路850包括存储器阵列(array)800，且存储器阵列800利用区域性电荷捕捉存储单元来执行。供电电压808提供集成电路850所需的电源。行译码器(row decoder)/字线驱动器801连接存储器阵列800中呈列状排列的多个字线802。列译码器803连接至于存储器阵列800中呈列排列的多条位线804。地址由总线805提供至列译码器803以及行译码器/字线驱动器801。方块806的检测放大器/数据输入(sense amplifier/data in)结构通过数据总线807连接至列译码器803。数据通过数据输入线811由集成电路850的输入/输出端口，或集成电路850内部或外部的其它数据源提供给方块806的数据输入结构。数据通过数据输出线812由方块806的检测放大器提供至集成电路850的输入/输出端口或集成电路850内部或外部的其它数据标的组件。等离子体损害保护线路810连接于行译码器/字线驱动器801。
本发明上述实施例所公开等离子体损害保护电路的优点在于不同于公知必须于每个字线驱动器上设置各自的保护用晶体管，而改为在存储器操作中由属于字线驱动器部份电路的晶体管来传导等离子体感应产生的电荷，以有效避免集成电路遭受等离子体损害，同时可节省大量集成电路的使用空间。
综上所述，虽然本发明虽以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可进行更动与修改，因此本发明的保护范围以所提出的权利要求所限定的范围为准。
权利要求
1.一种集成电路，包括一半导体衬底；一存储器阵列，连接于该半导体衬底；多条字线，连接于该存储器阵列；以及多个字线驱动器，各该多个字线驱动器包括一组件，其中在存储器操作中，该组件耦接一电压到该多个字线驱动器的至少一字线；其中当制造中电荷产生于该字线时，该组件连接至该半导体衬底，且该电荷由该字线通过该组件传导至该半导体衬底。
2.如权利要求1所述的电路，其中该组件为连接该半导体衬底及该字线的一晶体管，且该电荷通过晶体管的源极及漏极间的双极型晶体管作用，通过该晶体管的源极及漏极之间区域。
3.如权利要求1所述的电路，其中该组件连接该半导体衬底及该字线的一晶体管。
4.如权利要求1所述的电路，其中该组件包括具有一第一电荷类型的一晶体管，且具有该第一电荷类型的电荷由该字线通过至少该晶体管传导至该半导体衬底。
5.如权利要求1所述的电路，其中该组件包括位于一半导体阱中的晶体管，该半导体阱连接至该半导体衬底，该晶体管具有一第一电流负载端，用以连接该字线，电荷由该字线通过至少该晶体管传导至该半导体衬底，且于存储器操作中，该晶体管耦接一供电电压至该字线。
6.一种集成电路，包括一半导体衬底；一存储器阵列，连接该半导体衬底；多条字线，连接该存储器阵列；多个字线驱动器，连接该多个字线；以及一组件，连接该多个字线驱动器；其中，当制造中电荷产生于该多个字线时，该电荷由该多个字线通过至少该组件传导至该半导体衬底。
7.如权利要求6所述的电路，其中该组件连接至各该多个字线驱动器的一晶体管，且该电荷通过至少该晶体管及该组件传导至该半导体衬底。
8.如权利要求6所述的电路，其中该组件连接至各该多个字线驱动器的一晶体管，且该电荷通过至少该晶体管及该组件传导至该半导体衬底，且于存储器操作中该晶体管耦接一供电电压至该字线。
9.如权利要求6所述的电路，其中各该多个字线驱动器包括一P型晶体管，用以连接该组件，该组件为另一P型晶体管，且该电荷包括空穴，并由该字线通过至少该晶体管及该组件传导至该半导体衬底。
10.如权利要求6所述的电路，其中各该多个字线驱动器包括一N型晶体管，用以连接该组件，该组件为另一N型晶体管，且该电荷包括电子，并由该字线通过至少该晶体管及该组件传导至该半导体衬底。
11.如权利要求6所述的电路，其中该组件包括一第一电流负载端，各该多个字线驱动器包括位于一半导体阱的一晶体管，且该第一电流负载端连接于该晶体管的该半导体阱，且该电荷通过至少该晶体管及该组件传导至该半导体衬底。
12.一种集成电路，包括一半导体衬底；一存储器阵列，连接该半导体衬底；多条字线，连接该存储器阵列；多个字线驱动器，其中各该多个字线驱动器包括一字线驱动器组件，于存储器操作中该字线驱动器组件耦接一电压到至少该多个字线驱动器的一字线，且该字线驱动器组件连接该半导体衬底以及该多个字线的其中至少一字线；以及一组件，连接该多个字线驱动器；其中，当制造中电荷产生于该字线时，该电荷由该字线通过至少该组件及字线驱动器组件其中的一传导至该半导体衬底。
13.如权利要求12所述的电路，其中该电荷包括空穴及电子，该多个空穴由该字线通过至少该组件传导至该半导体衬底，且该多个电子电该字线通过至少该字线驱动器组件传导至该半导体衬底。
14.如权利要求12所述的电路，其中该电荷包括空穴及电子，该多个电子由该字线通过至少该组件传导至该半导体衬底，且该多个空穴电该字线通过至少该字线驱动器组件传导至该半导体衬底。
15.一种制造集成电路组件的方法，包括提供一半导体衬底；形成一存储器阵列，以连接该半导体衬底；形成多条字线，以连接该存储器阵列；形成多个字线驱动器，以连接该多个字线，其中各该多个字线驱动器包括一组件，且于存储器操作中，该组件耦接一电压到该多个字线驱动器的至少一字线；以及当制造中电荷产生于该字线时，将电荷由该多个字线通过该组件传导至该半导体衬底。
16.如权利要求15所述的方法，其中传导电荷至该半导体衬底的该步骤包括一晶体管的源极及漏极间的双极结型晶体管作用。
17.如权利要求15所述的方法，其中该组件包括一晶体管。
18.如权利要求15所述的方法，其中该组件包括具有一第一电荷类型的一晶体管，且该具有该第一电荷类型的该电荷由该字线通过至少该晶体管传导至该半导体衬底。
19.如权利要求15所述的方法，其中该组件包括一N型晶体管，且该电荷包括电子，并由该字线通过至少该N型晶体管传导至该半导体衬底。
20.如权利要求15所述的方法，其中该组件包括一P型晶体管，且该电荷包括空穴，并由该字线通过至少该P型晶体管传导至该半导体衬底。
21.如权利要求15所述的方法，更包括于该半导体衬底中形成一半导体阱，其中该组件包括位于该半导体阱的一晶体管。
22.一种制造集成电路组件的方法，包括提供一半导体衬底；形成一存储器阵列，以连接该半导体衬底；形成多条字线，以连接该存储器阵列；形成多个字线驱动器，以连接该多个字线；形成一组件，以连接该多个字线驱动器；以及当制造中电荷产生于该多个字线时，将电荷由该多个字线通过至少该组件传导至该半导体衬底。
23.如权利要求22所述的方法，其中形成该多个字线驱动器的该步骤包括于各该多个字线驱动器中形成一晶体管，该晶体管连接该组件，且该电荷通过至少该晶体管及该组件传导至该半导体衬底。
24.如权利要求22所述的方法，其中形成该多个字线驱动器的该步骤包括于各该多个字线驱动器中形成一晶体管，该晶体管连接该组件，该电荷通过至少该晶体管及该组件传导至该半导体衬底，且于存储器操作中该晶体管耦接一供电电压至该字线。
25.如权利要求22所述的方法，其中形成该多个字线驱动器的该步骤包括于各该多个字线驱动器中形成具有一第一电荷类型的一晶体管，具有该第一电荷类型的该晶体管连接该组件，该组件具有一第一电荷类型，且具有该第一电荷类型的该电荷由该字线通过至少该晶体管及该组件传导至该半导体衬底。
26.如权利要求22所述的方法，其中形成该多个字线驱动器的该步骤包括于各该多个字线驱动器中形成一P型晶体管，该P型晶体管连接该组件，该组件为另一P型晶体管，且该电荷包括空穴，并由该字线通过至少该P型晶体管及该组件传导至该半导体衬底。
27.如权利要求22所述的方法，其中形成该多个字线驱动器的该步骤包括于各该多个字线驱动器中形成一N型晶体管，该N型晶体管连接该组件，该组件为另一N型晶体管，且该电荷包括电子，并由该字线通过至少该N型晶体管及该组件传导至该半导体衬底。
28.如权利要求22所述的方法，更包括于该半导体衬底中形成一半导体阱，其中形成该多个字线驱动器的该步骤包括于各该多个字线驱动器以及该半导体阱中形成一晶体管，该组件包括一第一电流负载端，用以连接该晶体管的该半导体阱，且该电荷通过至少该晶体管及该组件传导至该半导体衬底。
29.一种制造一集成电路组件的方法，包括提供一半导体衬底；形成一存储器阵列，以连接该半导体衬底；形成多条字线，以连接该存储器阵列；形成多个字线驱动器，以连接该多个字线，各该多个字线驱动器包括一字线驱动器组件，其中于存储器操作中该字线驱动器组件耦接一电压到该多个字线驱动器的至少一字线；形成一组件，以连接该多个字线驱动器；当制造中电荷产生于该多个字线时，将电荷由该多个字线通过至少该字线驱动器组件传导至该半导体衬底；以及当制造中电荷产生于该多个字线时，将电荷由该多个字线驱动器的各字线通过至少该组件传导至该半导体衬底。
30.如权利要求29所述的方法，其中传导电荷至该半导体衬底的该步骤包括一晶体管的源极及漏极间的双极结型晶体管作用。
全文摘要
一种等离子体损害保护电路，包括具有避免等离子体损害特性的一字线驱动器。当制造中等离子体处理于字在线产生电荷时，电荷可由字线通过至少字线驱动器传导至半导体衬底。另一等离子体损害保护电路包括连接多个字线驱动器的一组件。当制造中等离子体处理于字在线产生电荷时，电荷可由字线通过至少该组件传导至半导体衬底。因此，这些等离子体损害保护电路既可保护集成电路避免遭受等离子体工艺的损害又可节省集成电路的使用空间。
文档编号H01L21/822GK1790711SQ20051007616
公开日2006年6月21日 申请日期2005年6月8日 优先权日2004年12月16日
发明者黄俊仁, 史毅骏, 周铭宏 申请人:旺宏电子股份有限公司