专利名称：高分子导电膜结构及其半导体组件封装结构的制作方法
技术领域：
本发明涉及一种异方性导电膜(Anisotropic Conductive Film，ACF)结构，特别是涉及一种以高分子及纳米导线构成的复合性导电膜结构。
背景技术：
随着封装技术的不断发展，芯片封装结构不断的推陈出新，如芯片倒装焊封装(Flip chip)、多芯片封装模块(MCM)等芯片封装结构。其中，芯片倒装焊封装是以锡铅凸块(solder bump)来连结芯片及基板的输出/输入电极，但由于芯片及基板两者的热膨胀系数(CTE，Coefficient of Thermal Expansion)无法匹配(mismatch)，所造成的应力会影响其连结可靠度。一般需在组装后再以点胶的方式将底胶(underfill)填充在芯片与基板之间，但当接合间距缩小到100μm以下时，现有底胶将因芯片与基板之间的间隙缩小而不易进入。
现有的解决方式有几种1.将原先球型的锡铝凸块改为非焊锡且高深宽比的铜柱，来增加芯片与基板之间的间隙。2.改用导电高分子凸块，借助高分子材料的低杨氏系数的特性来作应力缓冲。但这两种方式都有其应用上的缺点，前者所适用的铜柱的杨氏系数大于锡铅凸块，不利于应力缓冲。而后者因现有导电高分子的电阻率是金属的10倍以上，所以也不适用于未来细间距、小电极面积的芯片倒装焊封装应用。
另外，多芯片封装模块是将多个不同功能或相同功能的芯片一并封装于同一承载器上。由于多芯片封装模块具有更快的传输速度、更短的传输路径及更佳的电器特性，并进一步缩小芯片封装结构的尺寸和面积，因而多芯片封装技术已经普遍应用于各种电子产品之中，成为未来的主流产品。
多芯片封装可分为平面及立体组合两种，立体堆栈封装的微型化效果胜过平面堆栈，所以成为近日研究开发的主流技术。它可利用上述芯片倒装焊锡铅凸块直接做芯片对芯片堆栈或是经由载板(interposer)进行堆栈。但此两种堆栈后的厚度仍比较大，0.1~1mm/layer(层)，多层堆栈后的厚度无法达到薄化的目的。另一种方式是芯片直接由输出/输入端(I/O)的金属电极(如现有铜芯片的铜)进行堆栈(不经载板及锡铅凸块)，此类芯片的厚度大多薄化至30um以下，可进行高达10层以上的堆栈而形成一系统单芯片。此种方式除了芯片功能增强及微型化外，其堆栈后的系统单芯片与基板之间连结的输出/输入端的数目将大幅减少，使所需基板面积及层数减少，整体成本将大幅降低。
但此种芯片立体堆栈目前面临的问题有1.金属扩散接合的温度及压力较大造成可靠度下降。2.薄芯片需额外的保护避免外力造成破坏。3.功能不同的芯片可能有输出/输入端位置不同的问题。4.多层芯片连接后芯片间输出/输入端的数目会增加，所以输出/输入端的间距会缩小。5.散热问题。
另外，美国专利第6849802号提供一种具芯片堆栈封装架构，其芯片与芯片堆栈的连接部份是将原输入/输出以重布方式引至裸晶(Bare Chip)的边缘，再以导电胶连接形成垂直导通，使得上述的输入/输出位置仍可以以凸块连接方式达到芯片之间的电性连接。但将输入/输出引至裸晶的边缘易造成输入/输出间距缩小及输入/输出面积缩小。当堆栈多颗芯片时，则造成整体的制作困难度提高。此外，此种芯片堆栈结构利用侧壁导电胶来稳定此三维芯片堆栈结构，而一般导电胶与金属接点的接触阻抗较大，不适于未来芯片的高速需求。
所以，急需提供一种细间距、低阻抗、低温低压金属接合的异方向导电膜，来克服公知技术的缺陷。
发明内容
本发明的目的在于提供一种高分子导电膜结构及其半导体组件封装结构，此高分子导电膜结构可提供具纳米导线的异方性导电膜，可适用于极小间距的芯片与芯片之间的电性连接。其中利用纳米线的高表面能的特性来降低金属扩散接合所需的温度及压力，并且借助此纳米线导电膜中的高分子材料来保护上述薄化芯片及增强立体堆栈后的结构强度。除此之外，还可借助导电重布层的设计来解决输出/输入端位置不同的问题。
为了实现上述目的，本发明提供了一种高分子导电膜结构，包括有具有单一导电方向的高分子导电膜本体，具有多条相互平行间隔的导线及填充于导线间隙的高分子材料，其中在高分子导电膜本体的至少一侧边形成至少一开孔，而多条导线暴露于每一开孔处。
为了实现上述目的，本发明提供了一种高分子导电膜结构，包括有具有单一导电方向的高分子导电膜本体，具有数条相互平行间隔的导线，及填充于每一条导线间隙的高分子材料，其中数条导线暴露于高分子导电膜本体的至少一侧边。
为了实现上述目的，本发明提供了一种高分子导电膜结构，包括有具有单一导电方向的高分子导电膜本体，具有一组以上导线组及填充于该等导线组间的高分子材料，其中每一导线组包含数条相互平行间隔的导线，而每一导线组暴露于高分子导电膜本体的至少一侧边。
为了实现上述目的，本发明提供了一种高分子导电膜结构，包括有具有单一导电方向的高分子导电膜本体，具有至少两层相互间隔平行的数条导线、数个导电重布层及填充于每一条导线间隙的高分子材料，其中数个导电重布层形成于每一层导线的接合面上沿导电方向的一端。
为了实现上述目的，本发明提供了一种高分子导电膜结构，包括有具有单一导电方向的高分子导电膜本体，具有至少两层相互间隔平行的数条导线、数个导电重布层及填充于每一条导线间隙的高分子材料，其中数个导电重布层形成于每一层导线的接合面上沿导电方向的一端，且在高分子导电膜本体的至少一侧边形成至少一开孔，而数条导线暴露于开孔处。
为了实现上述目的，本发明提供了一种高分子导电膜结构，包括有具有单一导电方向的高分子导电膜本体，具有至少两层相互间隔平行的数条导线、数个导电重布层及填充于每一条导线间隙的高分子材料，其中数个导电重布层形成于每一层导线的接合面上沿导电方向的一端，而每一条导线暴露于高分子导电膜本体的至少一侧边。
为了实现上述目的，本发明提供了一种高分子导电膜结构，包括有具有单一导电方向的高分子导电膜本体，具有至少两层且一个以上的导线组、数个导电重布层及填充于每一条导线间隙的高分子材料，其中每一导线组包含数条相互平行间隔的导线，数个导电重布层形成于每一层导线组的接合面上沿导电方向的一端，而至少一导线组暴露于高分子导电膜本体的至少一侧边。
本发明所公开的高分子导电膜结构由纳米导线与高分子基材组成，其高分子基材具有柔软及吸收外应力的特点，可作为后续半导体组件组装时应力缓冲及增益薄芯片强度之用。除此之外，芯片通过高分子导电膜的数条纳米导线以低温低压金属接合方式与另一芯片作电性连接，达到低接点阻抗的接合效果，并借助导电重布层来做接电重布以解决上下芯片接点位置不同的问题。
为了实现上述目的，本发明提供了一种使用上述各种高分子导电膜的半导体组件封装结构。此半导体组件封装结构包括有基板、高分子导电膜及芯片。基板具有电路图案及第一焊垫，第一焊垫与电路图案电性连接。高分子导电膜具有数条相互间隔平行的导线及填充于导线间隙的高分子材料，并使高分子导电膜的两侧边暴露导线，且导线的一端接触第一焊垫。芯片则放置于高分子导电膜相对于基板的一侧，且芯片与高分子导电膜接触的一侧具有数个第二焊垫，且第二焊垫接触导线的另一端，使基板与芯片借助高分子导电膜产生电性连接。
为了实现上述目的，本发提供了一种半导体组件封装结构，包括有第一高分子导电膜、第二高分子导电膜、第一芯片、第二芯片及第三芯片。第一高分子导电膜及第二高分子导电膜均具有数条相互间隔平行的导线及填充于导线间隙的高分子材料。第一芯片、第二芯片及第三芯片均具有电路图案及焊垫，焊垫均连接至电路图案，且第一芯片的焊垫接触第一高分子导电膜的数条导线；第一高分子导电膜相对于第一芯片的一侧的数条导线接触第二芯片的一侧的焊垫，第二芯片的另一侧的焊垫接触第二高分子导电膜的数条导线，第二高分子导电膜相对于第二芯片的一侧的数条导线接触第三芯片的焊垫，使第一芯片、第二芯片及第三芯片借助第一及第二高分子导电膜产生电性连接。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
图1为本发明第一具体实施例的高分子导电膜结构截面示意图；图2为本发明第二具体实施例的高分子导电膜结构截面示意图；图3为本发明第三具体实施例的高分子导电膜结构截面示意图；图4为本发明第四具体实施例的高分子导电膜结构截面示意图；图5为本发明第五具体实施例的高分子导电膜结构截面示意图；图6为本发明第六具体实施例的高分子导电膜结构截面示意图；图7为本发明第七具体实施例的高分子导电膜结构截面示意图；
图8为使用本发明第一具体实施例的高分子导电膜的半导体组件封装结构截面示意图；图9为使用本发明第二具体实施例的高分子导电膜的半导体组件封装结构截面示意图；图10为使用本发明第三具体实施例的高分子导电膜的半导体组件封装结构截面示意图；图11为使用本发明第五具体实施例的高分子导电膜的半导体组件封装结构分解示意图；图12为使用本发明第四具体实施例的高分子导电膜的半导体组件封装结构分解示意图；图13为使用本发明第六具体实施例的高分子导电膜的半导体组件封装结构分解示意图；图14为使用本发明第七具体实施例的高分子导电膜的半导体组件封装结构分解示意图；图15为使用数个本发明第一具体实施例的高分子导电膜的半导体组件封装结构分解示意图；图16为使用数个本发明第二具体实施例的高分子导电膜的半导体组件封装结构分解示意图；图17为使用数个本发明第三具体实施例的高分子导电膜的半导体组件封装结构分解示意图；图18为使用数个本发明第四具体实施例的高分子导电膜的半导体组件封装结构分解示意图；图19为使用数个本发明第五具体实施例的高分子导电膜的半导体组件封装结构分解示意图；图20为使用数个本发明第六具体实施例的高分子导电膜的半导体组件封装结构分解示意图；图21为使用数个本发明第七具体实施例的高分子导电膜的半导体组件封装结构分解示意图；及图22为使用数个本发明第一与第六实施例的高分子导电膜的半导体组件封装结构分解示意图。
其中，附图标记10导线15高分子材料20、21导线组30、31导电重布层40基板41第一焊垫50芯片51第二焊垫60第一芯片65第一高分子导电膜66第二高分子导电膜70第二芯片80第三芯片61、71、72、81焊垫具体实施方式
本发明提供一种通用型的细间距异方性导电膜(Anisotropic ConductiveFilm，ACF)，由纳米导线10与高分子基材组成，所以在应用上只要间距是纳米级以上都可适用。另一方面，要维持本发明导线10和高分子导电膜在X-Y方向的良好绝缘性，需保持在Z方向(垂直方向)的平行度，而鉴于现今使用的导线10直径约在200纳米以下，长度在10微米以上，如此高深宽比的导线10很容易受水平方向的外力影响而使其倾倒，所以本发明高分子基材最好选用高玻璃转换温度(Tg)的高分子材料，例如玻璃转换温度大于250℃的热固型高分子。再有，为了增强芯片与芯片接合强度，本发明高分子导电膜中的高分子材料15具有的柔软和吸收外在应力的特点，以提高芯片与基板接合强度。
本发明的高分子导电膜是由纳米线及高分子基材所形成的复合导电膜。纳米线可以是低阻抗且不易氧化的金属，例如金或银，也可是含焊锡的多层纳米金属线，以供与芯片及芯片上的电极作低温低压金属接合。高分子基材可选用玻璃转换温度大于250℃且杨氏系数较小的热固型高分子，以保持纳米线在垂直方向的平行度，并且缓冲后续芯片与芯片接合时产生的应力。
本发明公开的高分子导电膜结构，将借助以下具体实施例配合附图，进行详细说明。
图1为本发明第一具体实施例的高分子导电膜结构截面示意图。高分子导电膜具有Z方向导电性、数条相互平行、间距200纳米以下的导线10，及将高分子材料15以某种方式(例如以扩散方式)填入于每一条导线10的间隙。导线10材料可以是高导电性的金、银、钴及镍等材料，而高分子材料15的选择可使用杨氏系数较小的热固型高分子材料15，例如环氧树脂或聚亚酰胺。
然后，在高分子导电膜的单一侧边或是两侧边的高分子材料15形成至少一个开孔，且对应开孔处暴露出数条的导线10的一端或是两端；每一开孔的形成是通过图案化的干蚀刻方式，例如等离子蚀刻(plasma etching)，去除高分子导电膜与芯片之间预接合位置的高分子材料15。
上述的第一具体实施例的高分子导电膜结构是提供做芯片与芯片之间的电性连接。芯片与芯片之间借助低温低压金属接合方式，分别电性接触于高分子导电膜的多条导线10的两端，而达到芯片与芯片之间的电性连接。
图2为本发明第二具体实施例的高分子导电膜结构截面示意图。根据上述第一具体实施例，其高分子导电膜具有Z方向导电性、数条相互平行和间距200纳米以下的导线10，及将高分子材料15以某种方式(例如以扩散方式)填入每条导线10的间隙的结构相同，而不同点在于高分子导电膜以图案化的干蚀刻方式，例如等离子蚀刻，去除高分子导电膜的单一侧边或是两侧边的高分子材料15，借此来在高分子导电膜的单一侧边或是两侧边暴露出每一条导线10的一端或两端。
图3为本发明第三具体实施例的高分子导电膜结构截面示意图。根据上述第一具体实施例，其高分子导电膜具有Z方向导电性及将高分子材料15以某种方式(例如以扩散方式)填入每条导线10的间隙的结构相同，而不同点在于高分子导电膜的导线10的结构为一组以上的导线组20的结构，且每一导线10组均含有数条相互平行、间距200纳米以下的导线10，及以干蚀刻方式，例如等离子蚀刻，去除高分子导电膜的单一侧边或是两侧边的高分子材料15，使高分子导电膜的单一侧边或是两侧处暴露每一组导线10的一端或两端。
图4为本发明第四具体实施例的高分子导电膜结构截面示意图。高分子导电膜结构供做芯片与芯片之间的电性连接。芯片与芯片之间电性接触于高分子导电膜的数条导线10的一端或两端，而达到芯片与芯片之间的电性连接。高分子导电膜具有Z方向导电性、多层相互间隔平行的数条导线10、数个导电重布层30、31(conductive redistribution layer)及填充于每一条导线10间隙的高分子材料15，而高分子材料15可以扩散方式或其他方式填入。数个导电重布层30、31形成于每一层导线10的接合面上，以间距相等或不等的位置沿着导电方向的一端。导线10材料可以是高导电性的金、银、钴及镍等材料，而高分子材料15可选择使用杨氏系数较小的热固型高分子材料15，例如环氧树脂或聚亚酰胺。
此实施例的高分子导电膜提供做芯片与芯片或芯片与基板之间的电性连接。芯片与芯片借助低温低压金属接合方式分别电性接触于高分子导电膜的多条导线10的一端或者两端，达到芯片与芯片之间的电性连接。再有，高分子导电膜借助导电重布层30、31拉大导线10之间的电性连接，进而拉大高分子导电膜与芯片电性连接的输入/输出间距。如此一来，在未来芯片上的输入/输出间距缩小后，现有芯片仍可借助高分子导电膜与芯片或基板做电性连接，适用于未来超细间距的芯片倒装焊封装产品之中。简单来说，高分子导电膜兼具垂直电性连接及输入/输出重布功能，可使用在现有的芯片制作中，也可应用在未来细间距芯片的封装中。
图5为本发明第五具体实施的高分子导电膜结构截面示意图。根据上述第四具体实施例，其高分子导电膜具有Z方向导电性、多层相互间隔平行的数条导线10、数个导电重布层30、31及将高分子材料15以扩散方式填入每一层的多条导线10的间隙的结构相同，而不同点为在高分子导电膜的单一侧边或是两侧边的高分子材料15形成至少一个开孔，且对应开孔处暴露出数条导线10的一端；每一开孔的形成通过图案化的干蚀刻方式，例如等离子蚀刻，去除高分子导电膜与芯片之间预接合位置的高分子材料15。
图6为本发明第六具体实施的高分子导电膜结构截面示意图。根据上述第四具体实施例，其高分子导电膜具有Z方向导电性、多层相互间隔平行的数条导线10、数个导电重布层30、31及将高分子材料15以某种方式(例如扩散方式)填入每一层的多条导线10的间隙的结构相同，而不同点在于将高分子导电膜以干蚀刻方式，例如等离子蚀刻(plasma etching)，去除高分子导电膜的单一侧边或是两侧边的高分子材料，在高分子导电膜的单一侧边或是两侧边暴露每一条导线10的一端。
图7为本发明第七具体实施的高分子导电膜结构截面示意图。根据上述第四具体实施例，其高分子导电膜具有Z方向导电性、数个导电重布层30、31及将高分子材料15以扩散方式填入每一层的多条导线10的间隙的结构均相同，而不同点在于高分子导电膜的导线10结构为多层且一个以上的导线组20、21，而每一层的导线组20、21均含有数条相互平行、间距200纳米以下的导线10，以及将高分子导电膜以干蚀刻方式，例如等离子蚀刻，去除高分子导电膜的单一侧边或是两侧边，以暴露导线组20、21的一端。
上述的每一高分子导电膜结构，由纳米导线10与高分子基材组成，其高分子基材具有的柔软度和吸收外在应力的特点，作为后续半导体组件组装时应力缓冲及增益薄芯片强度之用。除此之外，芯片通过高分子导电膜的数条纳米导线以低温低压金属接合方式与另一芯片电性连接，达到低接点阻抗的接合效果。
另外，在半导体组件封装结构中芯片50与芯片50或基板40与芯片50也可采用本发明上述各种的高分子导电膜做电性连接。举例来说，图8为使用第一具体实施例的高分子导电膜(参考图1)的半导体组件封装结构100，用来供做基板40与芯片50之间的电性连接。基板40上具有电路图案及数个电极(第一焊垫)41与电路图案电性连接。芯片50具有数个电极(第二焊垫)51，且芯片50的电极(第二焊垫)51与基板40的电极41借助低温低压金属接合方式分别电性接触于高分子导电膜的两侧的开孔内的多条导线10的两端，从而达到基板40与芯片50之间的电性连接。至于基板40与芯片50的电极41、51以外的部分均有高分子导电膜的高分子材料15接着，可以省去填胶的制作流程。再有，高分子基材具有的柔软度和吸收外在应力的特点，可缓冲及增益薄芯片强度。
其中，高分子导电膜的两侧的开孔的位置是由芯片50的电极(第二焊垫)51与基板40的电极41来决定，当芯片50的电极(第二焊垫)51的位置与基板40的电极41的位置相同时，高分子导电膜的两侧的开孔会暴露出数条导线10的两端，若芯片50的电极(第二焊垫)51的位置与基板40的电极41的位置不同时，高分子导电膜的两侧的开孔会暴露出数条导线10的一端或是两端。
另外，依据图8的半导体组件封装结构中，高分子导电膜也可为上述的第二及第三具体实施例的高分子导电膜。但电极(第二焊垫)51与基板40的电极41为借助第二或第三具体实施例的高分子导电膜做电性接合时，基板40与芯片50的电极41、51以外的部份以填胶的处理方式将其与高分子导电膜接着，以提高封装强度。图9为使用第二具体实施例的高分子导电膜(参考图2)供做基板40与芯片50之间的电性连接的半导体组件封装结构。其中，高分子导电膜的两侧暴露出导线10的两端。
图10为使用第三具体实施例的高分子导电膜(参考图3)供做基板40与芯片50之间的电性连接的半导体组件封装结构。其中，第三具体实施例的高分子导电膜(参考图3)的两侧均暴露出导线组20的两端，作为基板40与芯片50之间的电性接合，但基板40与芯片50的电极41、51以外的部分也需通过填胶的处理将其与高分子导电膜接着，以提高封装强度。
图11为使用第五具体实施例的高分子导电膜(参考图5)供做基板40与芯片50之间的电性连接的半导体组件封装结构，基板40上具有电路图案及数个输入/输出间距较大的电极41(第一焊垫)，与上述电路图案电性连接。芯片50的电极51(第二焊垫)电性接触于高分子导电膜的开孔内的多条导线10的一端，而基板40的电极41则电性接触于高分子导电膜另一侧的开孔内的多条导电10的一端。至于基板40与芯片50的电极41、51以外的部分均有高分子导电膜的高分子材料15接着，所以可省却填胶的处理。由于高分子导电膜内的导电重布层30、31可拉大高分子导电膜与基板40的电性接触的输入/输出间距，因此，图11的封装结构可将现有的基板40整合于未来超细间距芯片封装中。
其中图11的半导体组件封装结构中高分子导电膜亦可为上述的第四、第六及第七具体实施例的高分子导电膜。基板40与芯片50之间借助第六及第七具体实施例的高分子导电膜做电性接合时，基板40与芯片50的电极41、51以外的部分以填胶的处理方式将其与高分子导电膜接着，以提高封装强度。
图12为使用第四具体实施例的高分子导电膜(参考图4)供做基板40与芯片50之间的电性连接的半导体组件封装结构。其中，基板40与芯片50直接与第四具体实施例的高分子导电膜(参考图4)以低温低压金属接合方式接合，无需在高分子导电膜的两侧形成开孔，基板40与芯片50的电极41、51以外的部分也无需通过填胶处理将其与高分子导电膜接着。
图13为使用第六具体实施例的高分子导电膜(参考图6)供做基板40与芯片50之间的电性连接的半导体组件封装结构。其中，第六具体实施例的高分子导电膜的两侧均暴露导线的两端，以供基板40与芯片50之间的电性接合。
图14为使用第七具体实施例的高分子导电膜(参考图7)供做基板40与芯片50之间的电性连接的半导体组件封装结构。其中，基板40的电极41与芯片50的电极51借助接触第七具体实施例的高分子导电膜(参考图7)两侧边的导电组20所暴露的导线一端进行电性接合。
在半导体组件封装结构中，若以数个芯片做堆栈封装时，也可使用数个上述的高分子导电膜作为芯片之间的电性连接。举例来说，图15为使用数个第一具体实施例的高分子导电膜(参考图1)供做第一、第二及第三芯片60、70、80之间的电性连接，第一、第二及第三芯片60、70、80上均具有电路图案及数个输入/输出间距较大的电极61、71、72、81，每个电极61、71、72、81均与对应上述芯片上的电路图案电性连接。在图15所示的封装结构中，第一芯片60的电极61电性接触第一高分子导电膜65的一侧边开孔内的数条导线10的一端，而第二芯片70的一侧边的电极71电性接触第一高分子导电膜65相对于第一芯片60的一侧边开孔内的数条导线10的一端，以达到第一芯片60与第二芯片70通过第一高分子导电膜做电性连接。
接着，第二芯片70的另一侧边的电极72电性接触第二高分子导电膜66的一侧边开孔内的数条导线10的一端，且第三芯片80的电极81电性接触第二高分子导电膜66相对于第二芯片70的一侧边开孔内的数条导线10的一端，以达到第二芯片70与第三芯片80通过第二高分子导电膜做电性连接。图15的半导体组件封装是借助第一及第二高分子导电膜65、66的应力缓冲特性，达到保护堆栈芯片及增强堆栈结构的目的。
同理，图15的半导体组件封装结构中的第一及第二高分子导电膜65、66也可为上述的第二、第三、第四、第五、第六及第七具体实施例的高分子导电膜中的任一种，如图16(参考图2)、图17(参考图3)、图18(参考图4)、图19(参考图5)、图20(参考图6)、图21(参考图7)。
其中，使用上述各种高分子导电膜作为图15的半导体组件封装结构时，第一高分子导电膜65与第二高分子导电膜66的两侧均暴露出数条导线，以供芯片迭接(还是第一、第二及第三芯片60、70、80)时的电性连接，再通过填胶处理将其与高分子导电膜接着，可以提高封装强度。但是，当第一高分子导电膜65与第二高分子导电膜66使用第四具体实施例的高分子导电膜(参考图4)作电性连接时，第一高分子导电膜65与第二高分子导电膜66的两侧无需暴露出数条导线，而是直接与迭接的芯片接合，也无需通过填胶处理将其与高分子导电膜接着。再有，第一高分子导电膜65与第二高分子导电膜66也可使用不同的高分子导电膜。
举例来说，参考图22，为使用第一具体实施例(也为图15中的第一高分子导电膜)及第六具体实施例的高分子导电膜(也为图15中的第二高分子导电膜)供做第一、第二及第三芯片60、70、80之间的电性连接。第一芯片、第二芯片及第三芯片60、70、80之间电性的连接均以低温低压金属接合方式分别电性接触于高分子导电膜的多条导线10的一端或两端，从而达到芯片60、70、80之间的电性连接。再有，第二芯片70与第三芯片80为借助第六具体实施例的高分子导电膜做电性连接，故堆栈芯片时可解决芯片之间输出/输入端位置不同的问题。
但第一、第二及第三芯片60、70、80之间借助第二、第三、第六或第七具体实施例的高分子导电膜做电性接合时，第一、第二及第三芯片60、70、80之间的电极以外的部分以填胶处理方式将其与高分子导电膜接着，可以提高封装强度。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种高分子导电膜结构，其特征在于，包括有具有单一导电方向的一高分子导电膜本体，具有数条相互平行间隔的导线及填充于该数条导线间隙的一高分子材料，其中在该高分子导电膜本体的至少一侧边形成至少一开孔，数条导线的至少一端暴露于该开孔处。
2.根据权利要求1所述的高分子导电膜结构，其特征在于，该高分子材料为热固型高分子。
3.根据权利要求1所述的高分子导电膜结构，其特征在于，该数条导线均为一纳米导线。
4.一种高分子导电膜结构，其特征在于，包括有具有单一导电方向的一高分子导电膜本体，具有数条相互平行间隔的导线及填充于该数条导线间隙的一高分子材料，其中该数条导线的至少一端暴露于该高分子导电膜本体的至少一侧边。
5.根据权利要求4所述的高分子导电膜结构，其特征在于，该高分子材料为热固型高分子。
6.根据权利要求4所述的高分子导电膜结构，其特征在于，该数条导线均为一纳米导线。
7.一种高分子导电膜结构，其特征在于，包括有具有单一导电方向的一高分子导电膜本体，具有一组以上导线组及填充于该数条导线组间的一高分子材料，其中每一导线组均包含数条相互平行间隔的导线，而该数条导线组的至少一端暴露于该高分子导电膜本体的至少一侧边。
8.根据权利要求7所述的高分子导电膜结构，其特征在于，该高分子材料为热固型高分子。
9.根据权利要求7所述的高分子导电膜结构，其特征在于，该数条导线均为一纳米导线。
10.一种高分子导电膜结构，其特征在于，包括有具有单一导电方向的一高分子导电膜本体，具有至少两层相互间隔平行的数条导线、数个导电重布层及填充于该数条导线间隙的一高分子材料，其中数个导电重布层形成于每一层导线的接合面上沿该导电方向的一端。
11.根据权利要求10所述的高分子导电膜结构，其特征在于，该高分子材料为热固型高分子。
12.根据权利要求10所述的高分子导电膜结构，其特征在于，该数条导线均为一纳米导线。
13.一种高分子导电膜结构，其特征在于，包括有具有单一导电方向的一高分子导电膜本体，具有至少两层相互间隔平行的数条导线、数个导电重布层及填充于该数条导线间隙的一高分子材料，其中复数个导电重布层形成于每一层导线的接合面上沿该导电方向的一端，而在该高分子导电膜本体的至少一侧边形成至少一开孔，使数条导线的一端暴露于该开孔处。
14.根据权利要求13所述的高分子导电膜结构，其特征在于，该高分子材料为热固型高分子。
15.根据权利要求13所述的高分子导电膜结构，其特征在于，该数条导线均为一纳米导线。
16.一种高分子导电膜结构，其特征在于，包括有具有单一导电方向的一高分子导电膜本体，具有至少两层相互间隔平行的数条导线、数个导电重布层及填充于该数条导线间隙的一高分子材料，其中数个导电重布层形成于每一层导线的接合面上沿该导电方向的一端，且数条导线的一端暴露于该高分子导电膜本体的至少一侧边。
17.根据权利要求16所述的高分子导电膜结构，其特征在于，该高分子材料为热固型高分子。
18.根据权利要求16所述的高分子导电膜结构，其特征在于，该数条导线均为一纳米导线。
19.一种高分子导电膜结构，其特征在于，包括有具有单一导电方向的一高分子导电膜本体，具有至少两层且一个以上的导线组、数个导电重布层及填充于该数条导线间隙的一高分子材料，其中该数条导线组均包含数条相互平行间隔的导线，且至少一导线组的一端暴露于该高分子导电膜本体的至少一侧边，数个导电重布层形成于每一层导线组的接合面上沿该导电方向的一端。
20.根据权利要求19所述的高分子导电膜结构，其特征在于，该高分子材料为热固型高分子。
21.根据权利要求19所述的高分子导电膜结构，其特征在于，该数条导线均为一纳米导线。
22.一种半导体组件封装结构，其特征在于，包括有一基板，该基板具有一电路图案及数个第一焊垫，该数个第一焊垫与该电路图案电性连接；一高分子导电膜，具有数条相互间隔平行的导线及填充于该数条导线间隙的一高分子材料，并使该高分子导电膜的两侧边暴露一条以上导线，且该数条导线的一端接触该数个第一焊垫；及一芯片，置放于该高分子导电膜相对于该基板的一侧，且该芯片具有数个第二焊垫，该数个第二焊垫接触该高分子导电膜的该数条导线的另一端，使该基板与该芯片借助该高分子导电膜产生电性连接。
23.根据权利要求22所述的半导体组件封装结构，其特征在于，该高分子材料为一热固型高分子。
24.根据权利要求22所述的半导体组件封装结构，其特征在于，该高分子导电膜具有单一导电方向。
25.根据权利要求22所述的半导体组件封装结构，其特征在于，该高分子导电膜的两侧边形成至少一开孔，而数条导线的至少一端暴露于该开孔处。
26.根据权利要求22所述的半导体组件封装结构，其特征在于，该数条导线的两端暴露于该高分子导电膜的两侧边。
27.根据权利要求22所述的半导体组件封装结构，其特征在于，该数条相互间隔平行的导线形成一组以上的导线组。
28.根据权利要求27所述的半导体组件封装结构，其特征在于，该数条导线组的至少一端暴露于该高分子导电膜的至少一侧边。
29.根据权利要求22所述的半导体组件封装结构，其特征在于，该高分子导电膜具有至少两层的数条相互间隔平行的导线。
30.根据权利要求29所述的半导体组件封装结构，其特征在于，该高分子导电膜具有数个导电重布层，且该数个导电重布层形成于每一层导线的接合面上沿该导电方向的一端。
31.根据权利要求30所述的半导体组件封装结构，其特征在于，该高分子导电膜的两侧边形成至少一开孔，且数条导线的一端暴露于该开孔处。
32.根据权利要求30所述的半导体组件封装结构，其特征在于，该高分子导电膜的两侧边暴露数条导线的两端。
33.根据权利要求30所述的半导体组件封装结构，其特征在于，该数条相互平行的导线形成一个以上的导线组。
34.根据权利要求33所述的半导体组件封装结构，其特征在于，该数条导线组的至少一端暴露于该高分子导电膜的两侧边。
35.一种半导体组件封装结构，其特征在于，包括有一第一及一第二高分子导电膜，该高分子导电膜具有数条相互间隔平行的导线及填充于该数条导线间隙的一高分子材料；及一第一、一第二及一第三芯片，该芯片具有一电路图案及数个焊垫，该数个焊垫连接该电路图案，且该第一芯片的该数个焊垫接触该第一高分子导电膜的数条导线；该第一高分子导电膜相对于该第一芯片的一侧的数条导线接触该第二芯片的一侧的该数个焊垫，该第二芯片的另一侧的该数个焊垫接触该第二高分子导电膜的数条导线，该第二高分子导电膜相对于该第二芯片的一侧的数条导线接触该第三芯片的该数个焊垫，使该第一、该第二及该第三芯借助该第一及该第二高分子导电膜产生电性连接。
36.根据权利要求35所述的半导体组件封装结构，其特征在于，该高分子材料为一热固型高分子。
37.根据权利要求35所述的半导体组件封装结构，其特征在于，该高分子导电膜具有单一导电方向。
38.根据权利要求35所述的半导体组件封装结构，其特征在于，该第一高分子导电膜的两侧边形成至少一开孔，且数条导线的至少一端暴露于该开孔处。
39.根据权利要求35所述的半导体组件封装结构，其特征在于，该第二高分子导电膜的两侧边形成至少一开孔，且数条导线的至少一端暴露于该开孔处。
40.根据权利要求35所述的半导体组件封装结构，其特征在于，该第一高分子导电膜的两侧边暴露该数条导线的两端。
41.根据权利要求35所述的半导体组件封装结构，其特征在于，该第二高分子导电膜的两侧边暴露该数条导线的两端。
42.根据权利要求35所述的半导体组件封装结构，其特征在于，该数条相互间隔平行的导线形成一组以上的导线组。
43.根据权利要求42所述的半导体组件封装结构，其特征在于，该数条导线组的两端暴露于该第一高分子导电膜的两侧边。
44.根据权利要求42所述的半导体组件封装结构，其特征在于，该数条导线组的两端暴露于该第二高分子导电膜的两侧边。
45.根据权利要求35所述的半导体组件封装结构，其特征在于，该第一高分子导电膜具有至少两层的数条相互间隔平行的导线。
46.根据权利要求45所述的半导体组件封装结构，其特征在于，该第一高分子导电膜具有数个导电重布层，且该数个导电重布层形成于每一层导线的接合面上沿该导电方向的一端。
47.根据权利要求46所述的半导体组件封装结构，其特征在于，该第一高分子导电膜的两侧边形成至少一开孔，且数条导线的一端暴露于该开孔处。
48.根据权利要求46所述的半导体组件封装结构，其特征在于，该第一高分子导电膜的两侧边暴露数条导线的两端。
49.根据权利要求46所述的半导体组件封装结构，其特征在于，该第一高分子导电膜中该两层相互间隔平行的该数条导线形成一组以上的导线组。
50.根据权利要求49所述的半导体组件封装结构，其特征在于，该第一高分子导电膜的两侧边暴露该数条导线组的至少一端。
51.根据权利要求35所述的半导体组件封装结构，其特征在于，该第二高分子导电膜具有至少两层的数条相互间隔平行的导线。
52.根据权利要求51所述的半导体组件封装结构，其特征在于，该第二高分子导电膜具有数个导电重布层，且该数个导电重布层形成于每一层导线的接合面上沿该导电方向的一端。
53.根据权利要求52所述的半导体组件封装结构，其特征在于，该第二高分子导电膜的两侧边形成至少一开孔，且数条导线的一端暴露于该开孔处。
54.根据权利要求52所述的半导体组件封装结构，其特征在于，该第二高分子导电膜的两侧边暴露数条导线的两端。
55.根据权利要求52所述的半导体组件封装结构，其特征在于，该第二高分子导电膜具有的该两层相互间隔平行的该数条导线形成一组以上的导线组。
56.根据权利要求55所述的半导体组件封装结构，其特征在于，该第二高分子导电膜的两侧边暴露该数条导线组的至少一端。
全文摘要
本发明公开了一种高分子导电膜结构及其半导体组件封装结构，是以高分子与纳米导线构成的复合导电膜结构，使芯片通过高分子导电膜的数条纳米导线以低温低压金属接合方式与另一芯片电性连接，达到低接点阻抗的接合；且本发明的导电膜提供单一导电方向及多层相互间隔平行的数条导线，可应用于极小间距的芯片与芯片之间的电性连接。
文档编号H01L25/065GK1971896SQ20051012400
公开日2007年5月30日 申请日期2005年11月23日 优先权日2005年11月23日
发明者汪若蕙, 陈有志 申请人:财团法人工业技术研究院