专利名称：半导体装置的制造方法
技术领域：
本发明涉及一种制造具有异质半导体区的半导体装置的方法。
背景技术：
作为本发明的背景技术，现有技术包括一种由申请人提交的、公开于日本特开2003-318398号公报的半导体装置。
现有技术的半导体装置包括半导体基底，它由n+型碳化硅衬底和形成于其上的n-型碳化硅外延区构成；以及n-型和n+型多晶硅区，其形成为与半导体基底的一个主表面相接触。在该半导体装置中，外延区以及n-和n+型多晶硅区连接在一起以形成异质结。该半导体装置还包括栅极，该栅极邻接其间具有栅绝缘膜的外延区和n+型多晶硅区之间的结而形成。该半导体装置还包括具有连接到n-型多晶硅区的源极；以及形成于n+型碳化硅衬底背面的漏极。
上述构成的半导体装置在使用时其源极接地，并且其漏极被施加预定的正电势。在这种状态下，半导体装置通过控制栅极电势而用作开关。具体而言，通过栅极接地，反向偏压被施加到n-型和n+型多晶硅区与外延区之间的异质结上，使得没有电流通过漏极和源极之间。但是，通过对栅极施加预定的正电压，栅电场作用于n+型多晶硅区与外延区之间的异质结界面上，从而引起通过栅氧化膜界面的异质结表面而形成的能垒(energy barrier)厚度的减小，从而允许在漏极和源极之间通过电流。现有技术的半导体装置将异质结用作电流截止或导通的控制通道。因此，半导体装置能具有基本等于异质能垒的厚度的通道长度，这对于半导体装置的功能来说是足够的。半导体装置因此能获得低电阻导通特性。
顺便提及，由溅镀、CVD(化学气相沉积)或者其他方法形成的多晶硅层迄今已经用于异质半导体区，其形成于碳化硅基底上，与碳化硅基底形成异质结。
发明内容
在现有技术的半导体装置中，多晶硅用于异质半导体区。由于这一点，存在于晶粒之间的晶粒边界上的大量悬空键(非接合方)处于界面态，从而引起载流子迁移率的降低，并且导致驱动电流的下降，这是现有技术的半导体装置所具有的问题。
本发明的目的在于提供一种制造能够减少界面态的出现从而增大驱动电流的半导体装置的方法。
为了解决上述问题，本发明提供一种制造半导体装置的方法。该半导体装置包括由第一半导体材料制成的半导体基底；以及由第二半导体材料制成的异质半导体区，所述第二半导体材料具有与所述第一半导体材料不同的带隙，并且与所述半导体基底形成异质结。该异质结的形成是通过将所述半导体基底与由所述第二半导体材料制成的衬底接合起来而实现的。
为了解决上述问题，本发明还提供一种制造半导体装置的方法，所述半导体装置包括由第一半导体材料制成的半导体基底；由第二半导体材料制成的异质半导体区，所述第二半导体材料具有与所述第一半导体材料不同的带隙，并且与所述半导体基底形成异质结，与所述半导体基底相接触地形成的阴极；以及与所述异质半导体区相接触地形成的阳极，其中，所述异质结的形成是通过将所述半导体基底与由所述第二半导体材料制成的衬底接合起来而实现的。
为了解决上述问题，本发明还提供一种制造半导体装置的方法，所述半导体装置包括由第一半导体材料制成的半导体基底；一个或更多个异质半导体区，其具有与所述第一半导体材料不同的带隙，并且与所述半导体基底形成一个或更多个异质结；栅极，其邻接所述异质结而布置，所述栅极与所述异质结之间设有栅绝缘膜；源极，其与所述一个或更多个异质半导体区相接触地形成；以及漏极，其与所述半导体基底相接触地形成，所述制造半导体装置的方法的特征在于通过将所述半导体基底与由所述第二半导体材料制成的衬底接合起来形成所述异质结。
图1是根据本发明第一实施例的半导体装置(具体而言为二极管)的截面图；图2A～2H是示出根据本发明第一实施例制造半导体装置的工艺的步骤的截面图；图3是根据本发明第二实施例的半导体装置(具体而言为二极管)的截面图；图4A～4G是示出根据本发明第二实施例制造半导体装置的工艺的步骤的截面图；图5是根据本发明第三实施例的半导体装置(具体而言为晶体管)的截面图；图6A～6L是示出根据本发明第三实施例制造半导体装置的工艺的步骤的截面图；图7A和7B是根据本发明第三实施例的半导体装置(具体而言为晶体管)的其它结构的截面图；图8A～8D是示出制造工艺的步骤的截面图，其示出根据本发明第一实施例制造半导体装置的方法的概要。
具体实施例方式
下面将参考附图详细说明本发明的实施例。在下文将要说明的附图中，相同的附图标记表示具有相同功能的部分，并且省略对这些部分的重复说明。
第一实施例结构图1是根据本发明第一实施例的半导体装置(具体而言为二极管)的截面图。
第一实施例的半导体装置包括碳化硅(SiC)半导体基底100，它由n型碳化硅衬底1和形成于其上的n型碳化硅外延层2构成。该半导体装置包括异质半导体区3，该异质半导体区3由例如p型单晶硅(Si)制成，从而与碳化硅外延层2形成异质结300。异质结300的每一端以由p型半导体层制成的场限制区4结束。该半导体装置包括与碳化硅衬底1相接触而形成的阴极7；以及与异质半导体区3相接触而形成的阳极6。附图标记5表示层间绝缘膜。
在第一实施例的半导体装置中，异质半导体区3的导电类型与半导体基底100的导电类型是相反的。半导体装置能够以这种结构实现减小漏电流，从而获得更高的击穿电压。
制造方法下面参考图2A～2H，给出关于根据图1所示的第一实施例制造半导体装置的方法的说明。图2A～2H是示出制造工艺步骤的截面图。
如图2A所示，首先，碳化硅基底100通过在n型碳化硅衬底1上生长n型碳化硅外延层2来制备。碳化硅外延层2具有例如10μm的厚度，以及例如1.0×1016cm-3的杂质浓度。
如图2B所示，然后，p型场限制区4通过使用CVD氧化膜101等作为掩膜，在碳化硅外延层2的预定区域中注入铝(Al)离子102来形成。离子注入的条件是，例如如下在30～360keV的加速电压下多级注入；5.0×1016cm-3的总剂量；以及800度的衬底温度。离子注入后，CVD氧化膜101用BHF(缓冲氢氟酸)溶液等去除。进行活化退火以活化所注入的铝。活化退火的条件是，例如，在氩气环境中1700度和10分钟。
如图2C所示，然后，p型单晶硅衬底200通过以室温在衬底200的表面注入氢(H)离子201来制备，从而在衬底200表面下的预定深度形成预定厚度的氢离子注入层202。在这一步骤中，单晶硅衬底200具有，例如，1.0×1020cm-3的杂质浓度。氢离子注入的条件是，例如，100keV的加速电压和1.0×1016cm-2的剂量。
如图2D所示，然后将碳化硅半导体基底100和p型单晶硅衬底200接合起来。具体而言，半导体基底100的具有形成于其中的p型场限制区4的碳化硅外延层2，与硅衬底200的注入氢离子201侧接合，其中该硅衬底200具有形成于其中的氢离子注入层202。具体而言，加热或者加压使得共价接合界面上的元件。这产生异质结300。
接合之后，在600度的氮气环境中加热。如图2E所示，硅衬底200沿着由氢离子注入层202形成的边界来剥离。剥离之后，采用热氧化来平整所生成的异质半导体区3的表面。所生成的氧化膜通过BHF溶液去除。
如图2F所示，然后，异质半导体区3通过使用光刻和刻蚀来图案化。在这一步骤中，图案化以这种方式进行，以使异质半导体区3的每一端在场限制区4上结束。
图案化异质半导体区3之后，沉积氧化膜以形成层间绝缘膜5，如图2G所示。
然后，如图2H所示，通过使用光刻和刻蚀在层间绝缘膜5中形成接触孔。形成阳极6的铝被溅镀沉积，其与异质半导体区3相接触。
最后，如图1所示，阳极6通过使用光刻和刻蚀图案化铝层而形成。以钛、镍的顺序溅镀沉积钛和镍，其与碳化硅衬底1相接触。这完成了图1所示的半导体装置(具体而言为二极管)。
如上所述，第一实施例提供了制造半导体装置的方法。该半导体装置包括由第一半导体材料(例如这里使用碳化硅)制成的半导体基底100；由第二半导体材料(例如这里使用硅)制成的异质半导体区3，第二半导体材料与第一半导体材料具有不同带隙，并且与半导体基底100形成异质结300。异质结300的形成是通过将半导体基底100和由第二半导体材料制成的衬底200接合起来而完成的。
如上所述，单晶衬底200例如硅与半导体基底100例如碳化硅接合起来，以形成异质半导体区3。这样，第一实施例的方法能够形成由高品质单晶硅制成的异质半导体区3，而不必使用例如激光退火的特殊工艺。
具体而言，第一实施例有如下给出的有益效果(1)～(4)。
(1)为了形成由单晶例如硅制成的异质半导体区，前述现有技术需要例如激光退火的特殊工艺，这导致制造工艺的成本增加。然而，第一实施例便于形成由单晶制成的异质半导体区3，从而能够降低制造工艺的成本。
(2)现有技术以多晶即不稳定状态使用多晶硅形成异质半导体区。在这种情况下，现有技术必须为制造工艺(主要是杂质扩散)的条件考虑相当大的裕量。此外，杂质倾向于沿着晶粒之间的晶粒边界扩散或分离。小型化的要素之一是满足制造工艺的严格条件，例如微小区域上的导电控制。然而，现有技术因为前述问题而难以满足严格的条件。因此，现有技术限于单位单元的集成度，因而难以减小导通态电阻。另一方面，第一实施例能够形成由单晶制成的异质半导体区3。因此，第一实施例对制造工艺(主要是杂质扩散)的条件仅需要窄范围的裕量，从而易于满足制造工艺的条件，因而在小型化方面具有优势，并因而易于减小导通态电阻。
(3)用于现有技术的多晶硅的电阻比单晶硅的电阻大2～3倍。这导致高的源电阻(source resistance)，妨碍导通态电阻的减小。因为第一实施例能够形成由单晶硅制成的异质半导体区3，所以第一实施例能够减小源电阻，从而易于减小导通态电阻。
(4)大量悬空键(dangling bond)存在于多晶硅晶粒的表面上(即晶粒之间的晶粒边界上)。悬空键用作界面态(interface state)，从而降低载流子迁移率，并且减小驱动电流。因为第一实施例能够形成由单晶硅制成的异质半导体区3，所以第一实施例能够提高载流子迁移率，从而增大驱动电流。
本发明还提供制造半导体装置(具体而言为二极管)的方法。该二极管包括由第一半导体材料制成的半导体基底100；由第二半导体材料制成的异质半导体区3，第二半导体材料与第一半导体材料具有不同的带隙，并且与半导体基底100形成异质结300；与半导体基底100相接触而形成的阴极7；以及与异质半导体区3相接触而形成的阳极6。异质结300的形成是通过将半导体基底100和由第二半导体材料制成的衬底200接合起来而完成的。这种方法可以获得与上述相同的效果。
该制造半导体装置的方法还包括在衬底200的预定区域注入氢离子201的步骤；将衬底200和半导体基底100(见图2D)接合起来的步骤；将衬底200的一部分沿着由被注入氢离子201的预定区域(具体而言为氢离子注入层202)而形成的边界来分离的步骤。
图8A～8D是示出制造工艺的步骤的截面图，其示出根据第一实施例制造半导体装置的方法的概要。具体而言，如图8A所示，制备例如碳化硅基底100以及以较高浓度的氢离子注入的单晶硅衬底200。形成于碳化硅基底100上的单晶硅层的厚度能够根据形成于单晶硅衬底200中的氢离子注入层202的位置(或深度)进行控制。如图8B所示，然后将碳化硅基底100和单晶硅衬底200接合起来。施加压力等在SiC-Si界面形成共价键。如图8C所示，然后进行加热，以分离单晶硅衬底200。单晶硅衬底200沿着由氢离子注入层202形成的边界分离为两部分。如图8D所示，然后以与现有技术方法相同的方式形成本装置。使用称作智能切割(smart cut)的方法，如前所述，允许容易并且高精度地将硅衬底形成为薄膜(例如，在第一实施例中使用的形成异质半导体区3)。
在第一实施例的方法中，第一半导体材料是碳化硅。尽管可以使用其它宽能带半导体材料，但是因为在制造工艺方面具有显著优点，例如允许使用热氧化的优点，以及便于在图8D的箭头所示的微小区域内进行导电控制的优点，所以碳化硅是理想的。另外，碳化硅能够实现具有高耐压的半导体装置。
在第一实施例的方法中，第二半导体材料是硅。尽管可以使用其它半导体材料，但是因为在制造工艺方面具有显著优点，例如允许使用热氧化的优点，以及便于在图8D的箭头所示的微小区域内进行导电控制的优点，所以单晶硅是理想的。
第二实施例结构图3是根据本发明第二实施例的半导体装置(具体而言为二极管)的截面图。
第二实施例的半导体装置包括p型异质半导体区3(其构成单晶硅衬底200的一部分)；形成于异质半导体区3上的碳化硅半导体基底100，它由n型碳化硅层8和更高的n型碳化硅层9构成。作为在这里使用的术语，术语“浓度”指的是杂质浓度。异质结300形成于碳化硅层8和异质半导体区3之间。半导体装置包括与更高浓度n型碳化硅层9相接触地形成的阴极7；以及与异质半导体区3相接触地形成的阳极6(其构成单晶硅衬底200的一部分)。在图3中，附图标记5表示层间绝缘膜。
制造方法下面参考图4A～4G说明关于制造根据图3所示的第二实施例的半导体装置的方法。图4A～4G是示出制造工艺步骤的截面图。
如图4A所示，首先，制备低浓度n型碳化硅衬底400。该低浓度n型碳化硅衬底400具有例如1.0×1016cm-3的杂质浓度。
如图4B所示，然后以室温将氢离子201注入低浓度n型碳化硅衬底400的表面，从而在衬底400表面下的预定深度形成预定厚度的氢离子注入层202。在这一步骤中，氢离子注入的条件是，例如，400eV的加速电压，及3.0×1016cm-2的剂量。
如图4C所示，然后将低浓度n型碳化硅衬底400和p型单晶硅衬底200接合起来。具体而言，将其中具有氢离子注入层202的碳化硅衬底400的被注入氢离子201的侧与单晶硅衬底200接合起来。具体而言，施加热或者压力来共价接合界面上的元件。这产生异质结300。在这一步骤中，单晶硅衬底200具有例如1.0×1020cm-3的杂质浓度接合之后，以600度在氮气环境中加热。如图4D所示，低浓度n型碳化硅衬底400沿着由氢离子注入层202形成的边界而剥离。剥离之后，进行热氧化以平整所生成的碳化硅层8的表面。所生成的氧化膜通过BHF溶液去除。
如图4E所示，然后在衬底温度600度将磷(P)离子500注入到碳化硅层8的表面。在这一步骤中，离子注入的条件是，例如，50eV的加速电压，3.0×1016cm-2的剂量，以及600度的衬底温度。注入之后，进行活化退火以活化所注入的磷，从而形成更高浓度n型碳化硅层9。活化退火的条件是，例如，1200度和在氮气环境中12小时。
如图4F所示，然后将氧化膜沉积在更高浓度n型碳化硅层9上，从而形成层间绝缘膜5。
然后，如图4G所示，通过使用光刻和刻蚀在层间绝缘膜5中形成接触孔。以钛、铝的顺序溅镀沉积钛和铝以形成阴极7，其与更高浓度n型碳化硅层9相接触。
最后，如图3所示，通过使用光刻和刻蚀图案化铝层和钛层来形成阴极7。阳极6通过与作为异质半导体区3的p型单晶硅衬底200相接触地溅镀沉积铝而形成。这使得图3中所示的半导体装置(具体而言为二极管)得以完成。
根据第二实施例制造半导体装置的方法包括在碳化硅衬底400的预定区域注入氢离子201的步骤；将碳化硅衬底400和衬底200接合起来的步骤；将碳化硅衬底400的一部分沿着被注入氢离子的预定区域(具体而言为氢离子注入层202)而形成的边界分离的步骤。在前述现有技术的情况中，碳化硅衬底构成碳化硅基底的几乎整个区域。碳化硅衬底仅作为确保击穿电压的碳化硅外延层的支撑衬底，或者仅作为漏极或阴极的接触层。当操作为半导体装置时，碳化硅衬底仅作为电阻器。这样，衬底的电阻直接影响导通态电阻，并且干扰导通态电阻的降低。当使用根据第二实施例的制造半导体装置的方法时，碳化硅衬底400几乎完全仅被确保击穿电压的区域占据，并且没有与已作为电阻器的碳化硅衬底相对应的区域。这样，第二实施例的方法能够获得导通态电阻的进一步降低。与硅相比，碳化硅衬底非常昂贵，并且导致制造成本的增加。在第二实施例中，碳化硅衬底400被剥离(见图4D)之后，可以再次接合和使用。这样，同一衬底可以重复使用很多次。简而言之，第二实施例也能够获得成本的降低。
第三实施例结构图5是根据本发明第三实施例的半导体装置(具体而言为晶体管)的截面图。在图5中，所示结构是两个结构单位单元串联排列。
第三实施例的半导体装置包括碳化硅半导体基底100，它由n型碳化硅衬底1和形成于其上的n型碳化硅外延层2构成。p型场限制区4形成于碳化硅外延层2的预定区域中。该半导体装置包括异质半导体区3和13，它们分别由p型单晶硅和n型单晶硅制成，并且形成于碳化硅外延层2上，以与碳化硅外延层2形成异质结300。形成沟道14，使得沿深度方向穿透n型单晶硅异质半导体区13并到达碳化硅外延层2。该半导体装置包括在沟道14内形成的栅极11，沟道14与栅极11之间具有栅绝缘膜10。该半导体装置包括与由p型和n型单晶硅分别制成的异质半导体区3和13相接触地形成的源极12；以及与碳化硅衬底1相接触地形成的漏极15。盖(cap)氧化膜600在栅极11与p型和n型单晶硅异质半导体区3和13以及源极12之间提供电隔离。
在第三实施例的半导体装置中，异质半导体区3和13是电连接的，并且具有相同的电势。这样，由异质半导体区3和13形成的各异质结二极管并联连接，从而在回流(back flow)操作期间能够通过大电流。此外，异质半导体区3的导电类型与半导体基底100的导电类型是相反的。这样，该半导体装置能够获得漏电流的减小，从而获得更高的击穿电压。此外，p型和n型异质半导体区3和13的接合得到高反向击穿电压和低导通态电阻。
制造方法下面参考图6A～6L给出关于制造根据图5所示第三实施例的半导体装置的方法的说明。图6A～6L是示出制造工艺步骤的截面图。
如图6A所示，首先碳化硅基底100通过在n型碳化硅衬底1上生长n型碳化硅外延层2而制备。碳化硅外延层2具有例如10μm的厚度以及例如1.0×1016cm-3的杂质浓度。
如图6B所示，然后p型场限制区4在碳化硅外延层2的预定区域利用CVD氧化膜101等作为掩膜通过注入铝离子102来形成。离子注入的条件是，例如如下在30～360keV的加速电压下多级注入；5.0×1016cm-3的总剂量；800度的衬底温度。离子注入之后，CVD氧化膜101用BHF溶液等去除。进行活化退火以活化所注入的铝。活化退火的条件是，例如，1700度和在氩气环境中10分钟。
如图6C所示，然后p型单晶硅衬底200通过以室温在衬底200的表面注入氢离子201而制备，从而在衬底200的表面下的预定深度形成预定厚度的氢离子注入层202。在这一步骤中，单晶硅衬底200具有，例如，1.0×1020cm-3的杂质浓度。氢离子注入的条件是，例如，100keV的加速电压，1.0×1016cm-2的剂量。
如图6D所示，然后将碳化硅半导体基底100和p型单晶硅衬底200接合起来。具体而言，将半导体基底100的具有形成于其中的场限制区4的碳化硅外延层2，接合到硅衬底200的注入氢离子201的侧，该硅衬底具有形成于其中的氢离子注入层202。具体而言，施加热或者压力使得共价粘结界面上的元件。这产生异质结300。
接合之后，在600度的氮气环境中加热。如图6E所示，硅衬底200沿着由氢离子注入层202形成的边界得以剥离。剥离之后，进行热氧化以平整所生成的异质半导体区3的表面。所生成的氧化膜用BHF溶液去除。
如图6F所示，然后以CVD氧化膜101等作为掩膜，以室温将磷(P)离子500注入p型单晶硅异质半导体区3的预定区域。离子注入后，CVD氧化膜101使用BHF溶液等去除。进行活化退火以活化所注入的磷(P)，从而形成由n型单晶硅制成的异质半导体区13。在这一步骤中，离子注入的条件是，例如，80keV的加速电压和1.0×1015cm-2的剂量。活化退火的条件是，例如，1000度以及在氩气环境中1分钟。顺便提及，扩散工艺，例如固相扩散，可以用于在p型单晶硅异质半导体区3的预定区域中掺入磷。
如图6G所示，然后将氧化膜101和氮化硅膜103以该顺序沉积在分别由p型和n型单晶硅制成的异质半导体区3和13上。
如图6H所示，然后通过使用光刻和刻蚀来刻蚀掉氧化膜101、氮化硅膜103、以及由n型单晶硅制成的异质半导体区13，将沟道14形成为延伸到碳化硅外延层2。
如图6I所示，然后由TEOS(tetraethylorthosilicate，四乙基原硅酸盐)膜制成的栅绝缘膜10沿着沟道14的内壁形成。形成栅极11的多晶硅层被形成为使得填入沟道14。多晶硅层形成之后，多晶硅层在POCl3环境中掺入磷(P)。顺便提及， 离子注入可以用于在多晶硅层中掺入磷。
如图6J所示，然后通过回刻蚀(etching back)多晶硅层来形成栅极11。
然后，栅极11部分经过热氧化，从而形成盖氧化膜600。在这一步骤中，涂以氮化硅膜103的区域以极低的速度进行氧化，使得盖氧化膜600仅在栅极11的部分形成，如图6K所示。
然后，如图6L所示，氮化硅膜103通过磷酸除去，之后，将形成于硅化氮膜103下面的氧化膜101回刻蚀。在前面的通过热氧化部分由多晶硅制成的栅极11而形成盖氧化膜600的步骤中，盖氧化膜600以很厚的厚度形成，使得即使在回刻蚀之后，尽管因为是回刻蚀而部分刻蚀，盖氧化膜600仍有残留。在回刻蚀之后，将用于形成源极12的铝与分别由p型和n型单晶硅制成的异质半导体区3和13相接触地溅镀沉积。
最后，如图5所示，漏极15通过将钛和镍以该顺序溅镀沉积，而与碳化硅衬底1相接触地形成。这使得如图5所示的半导体装置(具体而言为晶体管)得以完成。
顺便提及，第三实施例的半导体装置(具体而言为晶体管)可以具有沟道14不是形成于碳化硅外延层2中的平整(planer)结构，如图7A所示；或者可以具有将p型场限制区4布置在栅极11正下方的结构，如图7B所示。
如上所述，第三实施例的半导体装置是例如具有Si-SiC异质结界面的异质结界面调节装置，其基于用于第三实施例、SOI(绝缘体上的硅)晶圆等的晶圆接合技术的应用。第三实施例提供制造半导体装置(具体而言为晶体管)的方法。该晶体管包括由第一半导体材料制成的半导体基底100；异质半导体区3和13，它们具有与第一半导体材料不同的带隙，并且与半导体基底100形成异质结300的；栅极11，它与异质结300邻接而设置，并且与异质结300相接触，在它们之间有栅绝缘膜10；与异质半导体区3和13相连接地形成的源极12；以及与半导体基底100相连接地形成的漏极15。异质结300的形成是通过将半导体基底100和由第二半导体材料制成的衬底200接合起来而完成的。第三实施例的方法能够形成由单晶硅制成的异质半导体区3和13，即源区。这样，与将多晶硅用于异质半导体区的现有技术的方法相比，第三实施例的方法能够减小源电阻。因此，第三实施例的方法能够获得低导通态电阻。当然，因为不必使用例如激光退火的特殊工艺，第三实施例的方法能够实现降低成本。此外，在第三实施例中，在晶粒之间不产生空隙(或晶粒边界)。这样，第三实施例的方法能够以高精度进行微小区域内的导电性控制(即，杂质扩散浓度分布的控制)。换句话说，第三实施例的方法便于小型化。因此，第三实施例的方法能够提高单位单元的集成度。此外，第三实施例的方法能够减少界面态的出现，从而减小导通态电阻，并因而增大晶体管的驱动电流。
应当指出，上述实施例是为了便于理解本发明，而非意欲限制本发明的范围。因此，所公开的与上述实施例有关的结构组成部分意欲覆盖落入本发明的技术范围内的全部这种设计变化和等同物。虽然通过给出将碳化硅用作半导体基底100的材料的半导体装置作为离子，对全部实施例进行了说明，但是其它半导体材料例如硅、锗硅、氮化镓或者金刚石，可以用作基底材料。在全部实施例中，多型碳化硅4H、6H、或者3C、或者其它多型都是可用的。虽然第三实施例以称为垂直晶体管为例进行了说明，在垂直晶体管中漏极15和源极12通过其间的漏区互相面对地布置以使沿垂直方向通过漏电流，但是可以使用例如所谓的横向晶体管，在该横向晶体管中，漏极15和源极12布置在同一主表面上，使得沿横向方向通过漏电流。虽然第三实施例以多晶硅用作异质半导体区3或13材料的例子进行了说明，但是只要可以与碳化硅形成异质结，可以使用任何材料。虽然第一和第三实施例以碳化硅基底100由碳化硅衬底1构成并且碳化硅外延层2是n型的为例进行了说明，但显然基底100可以为p型。虽然第一和第三实施例以单晶硅衬底200和异质半导体区3是p型的为例进行了说明，但衬底200和区域3可以为n型。虽然第三实施例以n型碳化硅(SiC)和n型多晶硅分别用于漏区和异质半导体区3为例进行了说明，但n型SiC和p型多晶硅、p型SiC和p型多晶硅、或者p型SiC和n型多晶硅的任意组合可以用于漏区和异质半导体区3。
通过引用引入于2004年12月22日在日本提交的专利申请号为特愿2004-371036的全部内容。
本发明不限于上述实施例。在本发明的教导下，本领域技术人员可以做出上述实施例的修改和变化。本发明的范围参考所附权利要求书来限定。
权利要求
1.一种制造半导体装置的方法，其中，所述半导体装置包括由第一半导体材料制成的半导体基底；以及由第二半导体材料制成的异质半导体区，所述第二半导体材料具有与所述第一半导体材料不同的带隙，并且与所述半导体基底形成异质结，所述制造半导体装置的方法的特征在于通过将所述半导体基底与由所述第二半导体材料制成的衬底接合起来形成所述异质结。
2.根据权利要求1所述的制造半导体装置的方法，其特征在于，该方法包括在所述衬底的预定区域中注入氢离子；将所述衬底与所述半导体基底接合起来；以及沿着由被注入氢离子的所述预定区域形成的边界分离所述衬底的一部分。
3.根据权利要求1所述的制造半导体装置的方法，其特征在于，该方法包括在所述半导体基底的预定区域中注入氢离子；将所述半导体基底与所述衬底接合起来；以及沿着由被注入氢离子的所述预定区域形成的边界分离所述半导体基底的一部分。
4.根据权利要求1所述的制造半导体装置的方法，其特征在于，所述第一半导体材料为碳化硅。
5.根据权利要求1所述的制造半导体装置的方法，其特征在于，所述第二半导体材料为硅。
6.一种制造半导体装置的方法，其中，所述半导体装置包括由第一半导体材料制成的半导体基底；由第二半导体材料制成的异质半导体区，所述第二半导体材料具有与所述第一半导体材料不同的带隙，并且与所述半导体基底形成异质结，与所述半导体基底相接触地形成的阴极；以及与所述异质半导体区相接触地形成的阳极，所述制造半导体装置的方法的特征在于通过将所述半导体基底与由所述第二半导体材料制成的衬底接合起来形成所述异质结。
7.一种制造半导体装置的方法，其中，所述半导体装置包括由第一半导体材料制成的半导体基底；一个或更多个异质半导体区，其具有与所述第一半导体材料不同的带隙，并且与所述半导体基底形成一个或更多个异质结；栅极，其邻接所述异质结而布置，所述栅极与所述异质结之间设有栅绝缘膜；源极，其与所述一个或更多个异质半导体区相接触地形成；以及漏极，其与所述半导体基底相接触地形成，所述制造半导体装置的方法的特征在于通过将所述半导体基底与由所述第二半导体材料制成的衬底接合起来形成所述异质结。
全文摘要
本发明提供一种半导体装置的制造方法。该半导体装置包括由第一半导体材料制成的半导体基底；由第二半导体材料制成的异质半导体区，第二半导体材料具有与第一半导体材料不同的带隙，并且与半导体基底形成异质结。该异质结的形成是通过将半导体基底与由第二半导体材料制成的衬底接合起来而完成的。
文档编号H01L21/329GK101093797SQ200610082949
公开日2007年12月26日 申请日期2006年6月21日 优先权日2006年6月21日
发明者田中秀明, 星正胜, 下井田良雄, 林哲也 申请人:日产自动车株式会社