专利名称：制造双栅晶体管的方法
技术领域：
本发明涉及一种制造双栅晶体管的方法，所述双栅晶体管包括沟道区域和布置在沟道区域的相对两侧上的两个栅极电极。
背景技术：
当今电子市场上对更小和更紧凑的电子器件的需要向生产商提
出了挑战，要求提供更小和更紧凑的集成电路(ic)和其他的半导体器件来减小每个ic的制造成本以及增大他们的计算能力。金属氧化物半导体场效应晶体管(M0SFET)是大部分IC的基本元件，从而，占用了很大一部分的晶片空间。减小IC中的M0SFET的尺寸(例如小于50nm的CMOS应用)在满足尺寸减小的挑战中扮演了 一个重要的角色。
有几个问题与减小晶体管器件的尺寸有关。例如，当导电沟道的长度被做得更短时，短沟道效应更容易变得明显。这些效应是由漏极的耗尽区域在漏极上的电压影响下延伸进入沟道内引起的。为了抑制短沟道效应，已知的是提供一种具有多于一个栅极的晶体管结构。布置每个栅极，通过从多个方向向沟道施加电压来控制沟道的导电性。
这种结构的例子是平面双栅M0SFET，其具有位于半导体主体的相对表面上的两个栅极，所述半导体主体包括沟道，这两个栅极通过各自栅极电介质与沟道隔开。US-B-6,593,192公开了一种形成双栅绝缘体上半导体(semiconductor-on-insulator, SOI)器件的示例方法，其中，第一栅极与第二栅极对准，每个栅极被形成在半导体层的相对侧上。在这里，在将操作晶片(handle wafer)键合至该结构的上表面以及去除大块衬底来暴露绝缘体层之前，在有源区上形成第一栅极结构。如US-6,593，192的图8所示，去除绝缘体层20的部分，相邻的源极和漏极接触结构58之间形成开口 26。然后，如US-6,593,192的图9所示，在开口 26内形成第二晶体管栅极结构95。
这种方法涉及将器件转移至第二承载衬底上，这允许随后对沟道的第二侧进行处理以形成第二栅极。这种衬底转移需要很多工艺步骤，从而增加了与制造相关的时间和成本。而且，为了将两个栅极彼此精确对准，需要多个工艺步骤，这进一步增加了成本。
发明内容
从而，本发明的目的是提供一种制造双栅晶体管的改进方法。本发明的另一个目的是提供一种制造双栅晶体管的改进方法，这种双栅晶体管包括一个薄的沟道区域，但并不需要将器件转移至第二承载衬底来进行第二栅极的处理。
根据本发明，提供了一种制造双栅晶体管的方法，所述双栅晶体管包括沟道区域和布置在沟道区域的相对两侧上的两个栅极电极，
这种方法包括下列步骤提供具有叠层结构的半导体晶片，所述叠层结构包括邻接非晶半导体层的初始结晶半导体层，该结晶半导体层包括沟道区域；将结晶抑制剂引入半导体晶片的被选择区域，所述被选择区域在对应于沟道区域的横向位置的位置上延伸通过非晶半导体层；执行结晶操作，以便使被选择区域的外部的非晶半导体层的区域结晶，从而形成扩展结晶半导体层，该扩展结晶半导体层在远离所述被选择区域处的厚度比所述初始结晶半导体层的厚度大，而在被选择区域内的厚度与所述初始结晶半导体层的厚度基本上相等；选择性地去除剩下的非晶半导体材料；以及在沟道区域的相对侧上形成栅极电极。在沟道区域内引入结晶抑制剂提供了一种简单的通过结晶半导体的外延再生长来调整沟道厚度的途径。当对被选择区域的外部区域进行生长(例如)来形成更充分的源极/漏极延伸时，限制沟道的生长，从而产生了薄的栅极，这个薄的栅极保证了静电器件的完整性。
叠层结构可以包括另一个非晶半导体层，所述非晶半导体层邻接初始结晶半导体层的与所述非晶半导体层远离的主表面，被选择的区域延伸通过两个非晶半导体层，以及其中，结晶步骤还用来使被选择区域外部的另一个非晶半导体层的区域结晶。通过向结晶半导体层的任一侧提供非晶层，可以有利地从两侧使沟道变薄。通过叠层结构的厚度来引入结晶抑制剂，从而限制结晶沟道区域的再生长。应当理解的是，两个非晶层之间的结晶半导体层的厚度实质上确定了最终器件中的沟道的厚度。
通过使结晶半导体衬底内的层非晶化(amorphize)，可以提供一个或多个非晶层。优选地通过向结晶半导体衬底的主表面注入离子实现这个目的。在叠层结构包括两个被结晶半导体层隔开的非晶层的情况下，以两种不同的能量注入离子，使结晶半导体衬底内的两个不同深度的层非晶化。可以在所述非晶化步骤之前执行引入结晶抑制剂的步骤。
在一个可替换实施例中，提供半导体晶片的步骤包括在结晶半导体衬底上淀积非晶半导体层。这避免了需要深层次的非晶化处理步骤，并对结晶层有较少的损伤以及(例如)通过更可控的外延淀积来更精确地控制层的厚度。
结晶抑制剂优选地包括氟离子，但可以可替换地包括碳或氮。
引入结晶抑制剂的步骤可以包括下列步骤在半导体晶片上淀积掩模层；对掩模层形成图案来暴露半导体晶片表面区域；以及向半导体晶片注入结晶抑制剂。
通过将叠层结构加热至(例如)55(TC-60(TC范围内的温度，执行非晶半导体层的固相外延再生长，来优选地使非晶半导体层结晶。通过这个工艺确定沟道外部的结晶半导体层的厚度。
现在，参照附图，仅通过示例的方式来对本发明进行说明，其
中
图1A至图1D示出了根据本发明的第一个实施例的处于不同制造阶段的双栅半导体器件的剖视图2A至图2D示出了根据本发明的第二个实施例的处于不同制造阶段的双栅半导体器件的剖视图。应当理解的是，这些图只是示意性的，并没有按照比例绘制。尤其是放大了诸如层或区域的厚度之类的某些尺寸，而减小了其他的尺寸。在所有附图中采用相同的参考标号来表示同一个或类似的部件。还应当理解的是，这些图只是以剖视图的形式示出了器件，而其他的特征可能出现在与所示平面不同的平面上，例如后面平面或前面平面。
具体实施例方式
本发明涉及半导体晶片的处理。参照图1A，用CMOS技术中的常用方法提供和支持半导体晶片10 (在本文中是晶体硅)。应当理解的是，这些图以截面的方式只示出了晶片非常小的一部分，而且，通常在同一晶片上处理很多器件。另外，本发明并不局限于硅，例如，半导体可以可替换地是Ge、 SiGe或GaAs。
硅衬底的主要表面(在本例中为上表面)被注入了锗离子ioo，以使衬底10内的预定深度上的层12非晶化。可以调整离子注入的能量，来调整非晶层12的厚度和深度。以大约30-200keV的能量和lel3 4e14 atoms/cm2的剂量执行注入。可替换地，可以用Si、 Ar或Xe离子来代替锗。
非晶化处理的结果是半导体晶片具有叠层结构，该叠层结构包括邻接非晶半导体层12的结晶半导体层14，所述结晶半导体层14
包括沟道区域16。
在非晶化处理之后，在衬底10上淀积掩模层18。掩模层是商业上可获得的聚合物光致抗蚀剂。然后，使这个掩模层18形成图案(如图1B所示)，暴露晶片表面上的区域。暴露的区域在形状上是矩形，但可以是适合这个目的的任何形状，例如，圆形。
根据本发明，参考200，将结晶抑制剂注入半导体晶片10。结晶抑制剂包括氟离子，并以5el4 2e15 atoms/cm2范围内的剂量和2-15keV的能量进行注入。掩模层18防止氟离子击中晶片10的被屏蔽区域。因此，氟离子只被引入到晶片10的被选择区域20，被选择的区域20在对应于沟道区域16的横向位置的位置上延伸通过非晶半导体层12。应当理解的是，可以替代采用其他的诸如(例如)0、 N、 C和Cl之类的结晶抑制剂。
然后用已知的方式去除掩模层18。然后执行结晶操作，以便使 在被选择的区域20外的非晶半导体层12结晶。通过将叠层结构10 加热到55(TC 60(TC范围内的温度，执行非晶半导体层12的固相外 延再生长。在被选择的区域20内出现的结晶抑制剂降低了被选择区 域内的再结晶速度。从而，被选择区域20外的非晶硅层12比被选择 区域内的非晶硅层12结晶快5-10倍。
结果是所述被选择区域20之外的扩展结晶半导体层14'的厚度 比初始结晶半导体层14的厚度厚。不过，由于由氟离子引起的被选 择区域20内的被显著地限制的再生长，处于被选择区域20内的生长 的结晶半导体层14，具有与所述初始结晶半导体层14的厚度基本上 相似的厚度，如图1C所示。
扩展结晶硅层14，的较薄的部分最后形成了双栅晶体管的沟道。 有利地，本发明允许制造一种半导体层，这种半导体层具有用于栅控 电子沟道的减小厚度的区域，同时，还具有用于低电阻率源极/漏极 延伸的较大厚度的区域。而且，这种与采用结晶抑制剂相关的工艺的 简单性使得这种工艺被引入现有的CMOS工艺流程是非常具有吸引 力的，在这种引入中不需要引入新的昂贵的设备。
在部分固相外延再生长之后的下一个步骤中，通过执行采用(例 如)HF酸的湿法蚀刻，有选择地去除了非晶半导体层12 (现在厚度 降低了)的剩下的非晶半导体材料。结果是在扩展结晶层14'下面形 成空腔22。通过扩展结晶层14'形成进入孔/沟槽(未示出)，使得 能够进入非晶层，并通过晶片10的主表面最终进入所述空腔。
分别在扩展结晶层14'的上表面和下表面形成栅极电介质层24 和26 (图1D)。可以通过在氧化环境中加热该结构，以便通过进入 孔形成下电介质层，可以完成这个步骤。栅极电介质层24和26大约 1.5nm厚，并将栅极与沟道区域16隔离开。
然后通过进入孔(未示出)，用诸如TiN之类的金属填充空腔 22。应当理解的是，可以采用任何实现栅极功函数要求的导电材料。采用定时湿法蚀刻使该金属形成图案，在腔22内留下了位于沟道区
域16下面的下栅极30。例如，可以通过进入沟槽制成到下栅极30 的连接。
采用已知的光刻技术形成上栅极32，这种光刻技术包括随后被 形成图案的金属淀积。
设想有很多种路径，在这些路径中，在去除非晶层12之后，可 以在沟遵区域的任一侧上形成栅极。技术人员可以很容易地利用已知 的工艺技术来制造这些栅极并对该结构进行修整从而形成最终器件。 应当理解的是，本发明提供了一种简单的基于晶片工艺来生产具有沟 槽区域的平面双栅极器件，该沟槽区域比在同一半导体层中制备的源 极/漏极延伸薄得多。
在某种程度上，执行工艺步骤的顺序是灵活的。例如，可以在 更早的阶段中引入结晶抑制剂，在说明的第二实施例中的情况就是这 样的，现在将对第二实施例进行说明。
如图2A所示，在结晶硅晶片IO上淀积掩模层18，并对掩模层 18形成图案，来暴露晶片表面的区域。然后，将氟离子注入形成有 图案的掩模18所限定的半导体晶片的被选择区域20中，这个工艺的 参考标号是200。这个注入的条件与针对第一实施例描述的那些条件 相似。
在氟注入200之后，去除掩模层18。然后，以两种不同的能量 执行晶片宽的非晶化注入IOO来使结晶晶片10内的不同深度的两个 层非晶化。例如，以30-200keV的能量注入一组锗离子，使位于如图 2B所示的大约20nm至60nm的深度的层12非晶化。深的非晶层的位 置取决于想要的沟道的厚度以及顶部非晶层。以较低的能量注入第二 组锗离子，来产生靠近晶片10上表面的非晶层13。这就留下了夹在 两个非晶硅层12、13之间的结晶硅层14。虽然这个工艺被描述为"晶 片宽"，但应该认识到的是，能在局部规模(即，晶片的被选择区域) 上应用非晶化处理，并且这种非晶化处理属于本发明的范围内。
然后加热该叠层结构，以便使非晶硅层12、 13在氟注入区域20 的外部比在其内部更大程度地进行部分再生长。这种再生长出现在与非晶硅层12、 13接触的结晶硅层14的主表面上。结晶硅层14生长， 以便其厚度增大。和第一个实施例中一样，这种生长被限制在氟注入
区域20中，以便扩展结晶硅层14'具有厚度减小的对应区域16，最 终的双栅器件的沟道位于厚度减小的对应区域16中。不过，在这个 实施例中，在两个方向上对沟道区域16的再生长进行了限制，这提 供了相对于源极/漏极延伸区域的厚度更薄的沟道区域。在图2C中可 以看到再生长的或扩展的结晶硅层14'与非晶硅层12'、 13'的剩余部 分。
后来的工艺与描述的第一个实施例没有显著的区别。综合与图 2D相关的工艺步骤，采用晶片主表面中的进入沟槽(未示出)，通 过湿法蚀刻有选择地去除剩下的非晶硅材料12'、 13'，从而在形成的 结晶硅层下面留下空腔。以和上文相同的方式形成上栅极电介质层和 下栅极电介质层24、 26。而且，以相似的方式形成上和下金属栅极 32、 30。
虽然上述实施例采用了结晶半导体晶片的非晶化处理来形成叠 层结构中的两个非晶层，但还可以构思出诸如淀积之类的其他技术。 例如，用一系列淀积步骤可以构建该叠层结构。可替换地，通过非晶 化处理形成一个非晶层，用淀积形成另一个非晶层。
总之，提供了一种平面双栅晶体管，其中，将结晶抑制剂注入 半导体晶片的沟道区域，所述晶片具有包括邻接非晶半导体层的初始 结晶半导体层的叠层结构。通过加热，在沟道区域中限制非晶半导体 层的局部再生长，从而允许在保持薄沟道的同时增大源极/漏极延伸 区域的厚度。选择性地去除任何剩下的非晶材料，留下空腔以允许在 沟道区域的相对侧上形成栅极电极。可通过在初始结晶半导体层的两 侧上提供非晶层来进一步开发本发明，从而在两个方向上提供再生长 限制。
本领域技术人员应当理解的是，可以进行各种修改和变型。
权利要求
1. 一种制造双栅晶体管的方法，所述双栅晶体管包括沟道区域(16)和布置在沟道区域相对侧上的两个栅极电极(30，32)，所述方法包括下列步骤提供具有叠层结构的半导体晶片(10)，所述叠层结构包括邻接非晶半导体层(12)的初始结晶半导体层(14)，该初始结晶半导体层包括沟道区域；将结晶抑制剂(200)引入半导体晶片的被选择区域(20)，所述被选择区域在对应于沟道区域的横向位置的位置上延伸通过非晶半导体层；执行结晶操作，以便使处于被选择区域外部的非晶半导体层的区域结晶，从而形成扩展结晶半导体层(14’)，该扩展结晶半导体层(14’)在所述被选择区域之外的厚度比所述初始结晶半导体层(14)的厚度大，而在所述被选择区域内的厚度与所述初始结晶半导体层的厚度基本上相等；选择性地去除剩下的非晶半导体材料；以及在沟道区域的相对侧上形成栅极电极。
2. 根据权利要求1所述的方法，其中，叠层结构包括另一个非 晶半导体层(13)，所述另一个非晶半导体层(13)邻接初始结晶半 导体层的与所述非晶半导体层(12)远离的主表面，被选择区域延伸 通过两个非晶半导体层，以及其中，所述结晶步骤还起到使被选择区 域之外的另一个非晶半导体层的区域结晶的作用。
3. 根据权利要求1或2所述的方法，其中，提供半导体晶片的 步骤包括使结晶半导体衬底内的层非晶化，以形成所述非晶半导体层。
4. 根据权利要求3所述的方法，其中，所述非晶化包括向结晶半导体衬底的主表面注入离子。
5. 根据权利要求2所述的方法，其中，提供半导体晶片的步骤包括通过以两种不同的能量向结晶半导体衬底的主表面注入离子， 使结晶半导体衬底内具有不同深度的两个层非晶化，以便形成两个非晶半导体层(12， 13)。
6. 根据权利要求3至5中的任何一项权利要求所述的方法，其 中，在所述非晶化步骤之前执行所述引入结晶抑制剂的步骤。
7. 根据权利要求1至4中的任何一项权利要求所述的方法，其 中，提供半导体晶片的步骤包括在结晶半导体衬底上淀积非晶半导体层。
8. 根据之前任何一项权利要求所述的方法，其中，所述结晶抑 制剂包括氟离子。
9. 根据之前任何一项权利要求所述的方法，其中，所述引入结晶抑制剂的步骤包括下列步骤在半导体晶片上淀积掩模层(18);使所述掩模层形成图案，以便暴露半导体晶片表面的区域；以及向半导体晶片注入结晶抑制剂。
10. 根据之前任何一项权利要求所述的方法，其中，所述使一 个或多个非晶半导体层的一部分结晶的步骤包括执行所述一个或多个非晶半导体层的固相外延再生长。
11. 根据权利要求IO所述的方法，其中，所述固相外延再生长包括将所述叠层结构加热到55(TC 60(TC范围内的温度。
12. 根据之前任何一项权利要求所述的方法，其中，所述选择 性地去除剩下的非晶半导体材料的步骤包括执行湿法蚀刻。
13. —种集成电路，其包括通过之前任何一项权利要求所述的 方法制造的双栅晶体管。
全文摘要
制造了一种平面双栅晶体管，其中，将结晶抑制剂注入半导体晶片(10)的沟道区域(16)，所述晶片具有包括邻接非晶半导体层(12)的初始结晶半导体层(14)的叠层结构。通过加热，限制沟导区域内的非晶半导体层的局部再生长，从而允许在保持薄的沟道的同时增大源极/漏极延伸区域的厚度。选择性地去除任何剩余的非晶材料，从而留下空腔，来允许在沟道区域的相对侧上形成栅极电极(30，32)。通过在初始结晶半导体层的两侧上提供非晶层，从而在两个方向上提供再生长限制，可以进一步利用本发明。
文档编号H01L21/336GK101501861SQ200780028891
公开日2009年8月5日 申请日期2007年8月1日 优先权日2006年8月4日
发明者巴特罗米杰·J·帕夫拉克 申请人:Nxp股份有限公司