低阻导电结构、包括其的器件和系统以及形成其的方法

专利名称：低阻导电结构、包括其的器件和系统以及形成其的方法
技术领域：
本发明的实施例总体涉及电子器件中的各种导电结构。更具体而言，本
发明的实施例涉及包括体金属(bulk metal)层的低电阻导电结构、包括其的器 件和系统、形成其的方法以及能够制造其的系统。
背景技术：
近来致力于提高现代电子器件的速度和集成密度的努力导致了对这些 器件内的诸如线连接、接触、电极结构等的导电结构的更高的性能和和质量 要求。例如，随着电子器件内的信号切换速率的提高和形成所述器件的各个 元件的平均尺寸的降低，器件内的各种导电结构的几何结构、性态和电阻特 性也变得越来越重要。必须仔细考虑这些特性，从而避免产生信号讹误、不 希望的信号时延、数据误差、过量热散逸等的可能性。此外，随着形成所述 器件的各个元件的平均尺寸的降低，所能够容许的制造变化的范围也越来越 有限，因为不断变小的物理缺陷或工艺偏差均能够在以几何结构非常小的元 件实现的器件和系统内引发更为显著的问题。
一般而言，导电结构的性能是其电阻抗的函数，电阻抗是电阻率或者单 位面积电阻的函数。例如，随着导电结构的电阻的增大，其对信号噪声的抗 扰性就会降低。导电结构还倾向于在信号传输过程中散发更多的热量，并且 通过导电结构的总电子迁移率倾向于降低。
概况而言，导电结构的电阻是其几何结构和电阻率特性的函数。具体而 言，随着导电结构的长度的增大，或者其截面面积的减小，其电阻倾向于按 比例增大。类似地，随着导电结构的电阻率的增大，其总电阻和阻抗也增大。
由于现代电子器件的集成密度要求越来越高，因此必须降低各个导电结 构的尺寸，以提供越来越有限的芯片面积。结果，导电结构诸如现代电子器 件内的构图信号线正在变得越来越薄和窄。其他导电结构，例如接触 (contact),也在变得越来越小且汇集得越来越紧密。为了补偿几何结构中的 这些变化，通常采用诸如鴒(W)的特定低电阻率材料形成导电结构。例如，现代存储器件，尤其是闪速存储器件，通常包括由包括鴒的一个或多个材料 层形成的位线。
令人遗憾的是，体金属层_包括具有鵠的体金属层-的常规形成方法存 在各种缺点，这些缺点阻碍了具有所需几何结构和足够性能的导电结构的实现。
在近来的旨在提高具有缩小的几何结构的导电结构的性能的尝试中，采 用了某些成核工艺。希望由各种成核工艺形成的材料层允许制造具有适当的 电阻率特性的、更薄、更窄和/或更小的导电结构。
<旦是， 一些成核层，例如，由各种循环淀积法(cyclical deposition method) 形成的成核层在表现出良好的核分布均匀性的同时，还表现出了较高的电阻 率。相反，其他成核层，例如，通过化学气相淀积(CVD)法形成的成核层, 或多或少表现出了好的电阻率特性，但是核分布均匀性差。因此，仍然难以 由具有可接受的集料性能品质(aggregate performance quality )的体金属层制 造具有小几何结构的导电结构。

发明内容
本发明的实施例提供了包括体金属层的低电阻率导电结构、其形成方 法、包括所述导电结构的器件和系统以及制造所述导电结构的制造系统。与 采用常规方法形成的体金属层相比，在所选的本发明的实施例中，形成了具 有均匀分布的核的、带有相对较大的材料晶粒的体金属层。
在一个实施例中，本发明提供了一种导电结构的形成方法，包括采用 循环淀积工艺在村底上形成第一成核层；采用化学气相淀积(CVD)工艺在 所述第一成核层上形成第二成核层；以及在所述第二成核层上形成体金属 层。
在另一实施例中，本发明提供了一种导电结构，其包括形成于衬底上 且具有第一材料晶粒尺寸的第一成核层；形成于所述第一成核层上并具有大
于所述第一材料晶粒尺寸的第二材料晶粒尺寸的第二成核层；以及形成于所 述第二成核层上的体金属层。
在另一实施例中，本发明提供了一种晶体管，其包括形成于衬底上的 栅极结构；以及在所述衬底内形成于所述栅极结构的两侧的相对的源极区/ 漏极区。所述栅极结构包括栅电极，所述栅电极包括形成于所述衬底上并具有第 一材料晶粒尺寸的构图的第 一成核层；形成于所述构图的第 一成核层 上的具有大于所述第一材料晶粒尺寸的第二材料晶粒尺寸的构图的第二成
核层；以及形成于所述构图的第二成核层上的构图的体金属层。
在一个相关方面，所述晶体管还包括形成于所述衬底上的构图的栅极 绝缘层；形成于所述构图的栅极绝缘层上的构图的多晶硅层；以及形成于所 述构图的多晶硅层上的构图的导电层，其中，所述构图的第一成核层形成于 所述构图的导电层上。在另一相关方面，所述晶体管还包括形成于所述衬 底上的构图的绝缘层、形成于所述构图的绝缘层上的构图的电荷存储层、形 成于所述构图的电荷存储层上的构图的阻挡绝缘层、以及形成于所述构图的 阻挡绝缘层上的构图的导电层，其中，所述构图的第一成核层形成于所述构 图的导电层上。
在另 一实施例中，本发明提供了 一种完全在单个工艺室(process chamber) 内在衬底上形成导电结构的方法，所述工艺室包括通过至少一个气帘(air curtain)相互隔离的多个工艺室区域，所述方法包括将所述衬底加载到设 置在第一工艺室区域内的第一加热器卡盘上；通过在所述第一工艺室内执行 循环淀积工艺在所述衬底上形成第一成核层；采用在所述工艺室内处于中央 位置的晶片传送单元将所述晶片通过所述气帘从所述第 一工艺室区域转移 至设置在第二工艺室区域内的第二加热器卡盘上；通过在所述第二工艺室区 域内执行化学气相淀积(CVD)工艺在所述第一成核层上形成第二成核层； 以及在所述第二成核层上形成包括鴒的体金属层。


在下文中将参考

本发明的实施例。在所有的附图中，采用类似 的附图标记标识类似的特征。在附图中
图1A到1C是示出了根据本发明的实施例的包括体金属层的导电结构 的形成方法的相关示意图2A是总结了图1A到1C中示出的方法的总流程图2B是与图2A的方法相关的概念性时序图3是流程图，概括了在图1A到图1C以及图2所示的方法的情形中 形成第一成核层的工艺；
图4A到4D是示出了根据本发明的实施例的形成线图案的方法的相关示意图5A和5B是示出了根据本发明的实施例的形成晶体管的方法的相关 示意图6A和6B是示出了根据本发明的实施例的形成于开口内的导电结构 的示意图7A和7B是示出了根据本发明的实施例的形成用于非易失存储器件 的晶体管的方法的相关示意图；以及
图8是示出了根据本发明的各实施例的可以适于制造包括体金属层的导 电结构的处理设备的俯视示意图。
具体实施例方式
将参考

所选的本发明的实施例。将这些实施例作为教导实例提 供，而本发明的实际范围则由权利要求界定。
在本发明的各个实施例中，包括体金属层的导电结构的特征在于具有相 对低的电阻率，以及在形成所述导电结构的构成材料内相对均匀的核(nuclei) 分布。在通过依次形成采用循环淀积工艺的第一成核层(nucleationlayer)、采 用化学气相淀积(CVD)工艺的第二成核层、及之后的体金属层而得到的导 电结构中可获得这些特性。
在本发明的某些实施例中，采用循环淀积工艺的多次重复在衬底或下层 材料层上淀积第一成核层。之后，可采用CVD工艺在第一成核层上淀积第 二成核层(以及也可能体金属层)。
图1A到1C是示出了根据本发明的实施例形成包括体金属层的导电结 构的示范性方法的相关示意图。出于说明的目的，假设在图1A到图1C中 描述的体金属层主要由鴒(W)或钨合金构成。在下文中，所有对示范性金 属的引用，包括形成金属硅化物和金属氮化物的金属，均表示常规理解的合 金以及单质金属。也就是说，本领域技术人员将理解，在电子器件内的导电 元件的制造过程中，既可以采用单质金属，又可以采用相关合金。类似地， 本领域技术人员将认识到，可以采用各种不同的金属和/或金属合金替代下述 实施例中引用的示范性金属，或者还与之一起提供。
现在参考图1A，第一成核层32利用循环淀积工艺形成于衬底31上。 此时，应当注意，"形成于……上" 一词可以表示"直接形成于……上"，或者可以表示"在存在一个或多个中间层的情况下形成于……上"。衬底31可 以由各种材料构成，其包括通常理解的诸如硅的半导体材料，以及诸如碳化
硅的半绝缘材料和/或诸如玻璃或陶f:的绝缘材料。因而，与上述理解一致， "形成于衬底31上"意味着在第一成核层32和衬底31之间可以存在一个 或多个中间材料层(例如，绝缘、半绝缘或导电材料层)。
参考图1B，第二成核层33利用CVD工艺形成于第一成核层32上。如 图1B所示，与在村底上直接形成常规成核层相比，第一成核层32的存在允 许以更为规则的形态形成第二成核层33。也就是说，由于形成第一和第二成 核层32和33的材料的各核之间的在原子级(atomic level)上的某些改善的物 理相互作用特性，第二成核层33在其形成之后表现更为均匀及可预测的形 态(morphology)。相反，试图采用CVD工艺直接在衬底上淀积成核层的常规 工艺经常导致材料层表现出不良的形态(例如，在形成成核层的材料中核的 分布不均匀以及可预测性差)。不良的形态源自于在向衬底上淀积成核材料 的CVD工艺中的长或高度变化的成核延迟。相反，通过图1B所示的实施例 的CVD工艺形成的第二成核层33表现出了非常好的形态(例如，均匀得多 的核分布)，这是因为在第一成核层32上的第二成核层33的材料形成过程 中，成核延迟很小或者没有成核延迟。
此外，如图1C所示，利用CVD工艺形成第二成核层33得到了用于后 继形成的体金属层34的各种各样良好的"润湿层(wetting layer)",润湿层特 征在于具有较大的平均材料晶粒尺寸。与通过常规工艺形成的材料层相比， 体金属层34下面的润湿层中这一提高的平均材料晶粒尺寸、形成润湿层的 上表面的更相容的材料边界、以及第二成核层33的改善的形态在其效果上 综合起来从而降低了所得到的包括体金属层34的导电结构的电阻率。
尽管在图1A到1C所示的实施例中，将第一成核层32、第二成核层和 体金属层34示为直接形成于彼此之上，但是可以在不妨碍上述益处的情况 下在这些层的形成之间交替执行某些中间工艺。例如，在衬底31上形成第 一成核层32之后，可以在第一成核层32上执行一个或多个等离子体处理工 艺，以降低其表面粗糙度。
但是，虽然可以在形成第一成核层32、第二成核层33和/或体金属层34 之前执行一个或多个中间工艺，但是应当注意，至少第一成核层33表现出 来的均匀形态和体金属层34表现出的改善的电阻率可受到材料边界之间原子级上的物理相互作用的影响。相应地，所执行的任何与衬底31的制备、
第 一和第二成核层32和33的形成以及体金属层的形成相关的中间工艺都应 当得到适当的限定和控制，从而避免(或抑制)形成可能干扰衬底31上的 第一成核层32的规则形成、第一成核层32上的第二成核层33的形成和/或 第二成核层33上的体金属层34的形成的任何不希望的中间材料边界、污染 层(例如，自然氧化层)和/或表面不规则性。
例如，应当以避免破坏形成第二成核层33的材料中核的均匀分布的方 式来实现和控制表面准备工艺，例如在第一成核层32上执行的等离子体处 理工艺。
图2A是对图1A到1C中所示的方法进行了一般总结的流程图。图2B 是进一步说明图2A的方法的概念性时序图。在下述说明中，在括号(XXX) 内表示示范性方法步骤。
在说明图2A和图2B之前，应当注意有很多已知工艺(或工艺序列) 能够形成成核层。循环淀积工艺和CVD工艺是尤其与这里给出的图示实施 例相关的工艺的宽泛的子集。但是，本领域技术人员将认识到，在图1A到 1C、图2A和2B的背景下描述的具体工艺都只是示范性的。它们的目的并 非在于提供可以采用的所有可能工艺(或乃至所有循环淀积工艺和/或CVD 工艺)的穷尽目录。例如，其他可能的工艺包括脉冲成核层(pulsed nucleation layer: PNL )工艺和原子层淀积(ALD )工艺。在本发明的某些实施例中， 可以应用在美国专利NO. 7141494中描述的工艺，在此将其主题内容引入以 供参考。
一起参考图2A和图2B,采用循环淀积工艺在衬底31上形成第一成核 层32 (401 )。在某种意义上，可以将第一成核层32看作是辅助成核层，其 被形成为用于第二成核层33的润湿层。可以采用一个或多个淀积循环 (deposition cycle)将第一成核层32形成为具有所需厚度。在本发明的某些实 施例中，第一成核层32将具有处于大约5到50A的范围内的厚度。
在图2B所示的例子中，通过将衬底31放到工艺室内，之后执行一个或 多个淀积循环来形成第一成核层32。在图示的例子中，循环淀积工艺(401) 的每一循环包括在规定的给料周期(dosing period)中向工艺室提供"一定剂 量，，的硅烷(SiHj。之后，在第一净化周期内净化所述工艺室，从而去除 硅烷的任何残留部分或相关副产物气体(净化1 )。第一净化周期之后，向工艺室提供一定剂量的六氟化鹤(WF6)。在配给了六氟化鴒之后，在第二净 化周期(净化2)中再次净化所述工艺室，从而将任何残留的六氟化鴒和/ 或任何相关副产物气体从工艺室清除。
图3是总结了适于在图2A所示的方法的背景下形成第一成核层32的一 般循环淀积工艺的流程图。在图3的例子中，通过向含有衬底31的工艺室 提供牺牲气体执行每一淀积周期(501)。所述牺牲气体可以包括一种或多种 气体，在本发明的一些实施例中，其将包括至少一种具有硼或硅的任一种的 气体。接下来，采用一种或多种诸如氩(Ar)的惰性净化气体执行第一净化 工艺，从而将牺牲气体的任何残留部分或副产物气体从工艺室清除(502)。 在第一净化工艺之后，向工艺室提供金属源气体(503 )。在本发明的某些实 施例中，所述金属源气体将包括至少一种含有鴒的气体。之后，采用惰性气 体执行第二净化过程，从而将任何残留的金属源气体或相关副产物气体从工 艺室清除(504 )。
返回图2A和2B,采用CVD工艺在第一成核层32上形成第二成核层 33 (402)。在本发明的某些实施例中，将第二成核层33形成为具有处于大 约50到300A的范围内的厚度。如上所述，可以采用从多种不同的常规工艺 中选出的一种或多种工艺形成第二成核层33,但是在一个实施例中采用了 CVD工艺。
如图2B所示，在本发明的一个实施例中，通过使金属源气体与牺牲气 体反应形成了第二成核层33。例如，为了形成第二成核层33,可以将六氟 化鴒(WF6)用作金属源气体，并且可以将含有硼或硅的气体用作牺牲气体。 在这些假设下，所述牺牲气体可以包括二硼烷(B2H6)、硅烷(SiH4)或乙 硅烷(SbH6)等。在本发明的某些实施例中，与上述假设一致，所述金属气 体和牺牲气体可以在大约3到400Torr范围内的压力下、在大约250。C到450 'C范围内的温度发生反应。
在图2B所示的具体实施例中，通过在所规定的给料周期内向工艺室提 供一定剂量的硅烷(SiH4)形成第二成核层33。在所规定的这一给料周期内， 向工艺室提供一定剂量的六氟化钨(WF6)。
无论怎样由工艺场境具体形成，第二成核层33应当以大于第一成核层 32的平均材料晶粒尺寸为特征。相应地，包括形成于第二成核层33上的体 金属层34的最终导电结构将表现出较低的电阻率和良好的形态。
ii再次返回至图2A和2B,在第二成核层33上形成体鴒层34 (403 )。在 本发明的某些实施例中，采用CVD工艺在第二成核层33上形成体鴒层34。 如图2B的进一步图示，通过向工艺室同时提供六氟化鎢和双原子氢(H2) 形成体鴒层34,并且直到体鴒层34形成至所需厚度为止。例如，在美国专 利No. 7141494中公开了用于形成体金属层的选择的额外工艺。但是，不应 认为美国专利No. 7141494提供的一组例子是穷尽的。
图4A到4C是示出了包括符合本发明的实施例的体金属层的导电结构 的示范性形成和构图方法的相关示意图。在图示的例子中，所述导电结构可 以用作信号线图案。在图4A到4C的方法中，可以采用与上文参考图1A到 1C、图2A和2B和/或图3描述的方法类似的方法形成包括体金属层的导电 结构。
参考图4A,在衬底100上形成绝缘层102。接下来，在绝缘层102上形 成可包括一种或多种金属的导电层152。之后，采用循环淀积工艺在导电层 152上形成第一成核层154。如图4A所示，通过使导电层152的上表面上具 有清晰的均匀材料分布的方式形成第一成核层152的各材料晶粒153。
导电层152可以包括各式各样的不同金属中的一种或多种。例如，导电 层152可以包括金属氮化物、金属硅化物和/或金属氮化物/硅化物。氮化钛 (TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钼(MoN)、氮化铌(NbN)、 氮硅化钛(TiSiN)、氮硅化钽(TaSiN)、硅化鸽(WSix)、硅化钴(CoSix) 和/或硅化镍(NiSix)是所选的例子。供选或额外地，可以采用诸如钴(Co)、 镍(Ni)、铀(Pt)、金(Au)、铱(Ir)或钌(Ru)的单质金属和/或其合金。
参考图4B,在第一成核层154上形成第二成核层156。与第一成核层 154的材料晶粒结构153类似，形成第二成核层156的各材料晶粒155将在 第一成核层154的表面上具有均匀分布。但是，如图4B示意性所示，形成 第二成核层156的材料晶粒155明显大于形成第一成核层154的材料晶粒 153。
参考图4C,在第二成核层156上形成体金属层158。在操作实例中，设 定金属层158包括鴒。如图4C示意性所见，体金属层158由材料晶粒157 形成，所述材料晶粒157在其各边界处与形成第二成核层156的材料晶粒155 良好对齐。这样，体金属层158具有与第二成核层156—致的较大的、充分 均匀的晶粒尺寸，并且所得的导电结构的总电阻率低。图4D是进一 步示出了作为根据图4A到4C的方法制造的导电结构的一 个例子的线图案160的透视图。在本发明的某些具体实施例中，可以将线图 案160作为跨越存储单元阵列延伸的字线和/或位线结合到半导体存储器件内。
在这些更为具体的实施例的情形中，可以通过依次对体金属层158、第 二成核层156、第一成核层154和导电层152构图直到暴露绝缘层102来形 成线图案160。这样的构图形成了蚀刻的体金属层158a、蚀刻的第二成核层 156a、蚀刻的第一成核层154a和蚀刻的导电层152a。 一般而言，可以采用 一系列通常理解的光刻、掩模、蚀刻和清洁工艺完成上述材料层构图。本领 域技术人员都能很好地理解，可能需要不同的蚀刻工艺对不同的材料层进行 有效地构图。
图5A和5B是示出了在本发明的另一实施例的情形中包括体金属层的 导电结构的示范性形成和构图方法的相关示意图。但是，在这一实施例中， 所述导电结构可以作为晶体管的部分(例如，栅电极)。所述晶体管可以是 电子器件中通常使用的很多种不同的晶体管类型之一。设定这一实施例中包 括体金属层的导电结构是根据本发明的实施例制造的，例如，采用上文图1A
到1C、图2A和2B、图3和/或图4A到4B的情形中说明的工艺、材料和条 件。
在一般应用中，示范性晶体管形成为包括图5B所示的栅极结构170。 在形成包括构件栅电极的栅极结构170之后，可以通过有选择地引入杂质在 衬底100内形成源极区/漏极区172 (例如，采用一种或多种常规离子注入工 艺)。
图5A示出了由其制作栅极结构170的初始金属层结构99。可以根据上 文结合图4A到4C描述的方法制造初始金属层结构99,只是所述初始金属 层结构采用栅极绝缘层105和形成于栅极绝缘层105上的掺杂多晶硅层110 替代了绝缘层102。因而，初始金属层结构99内的导电层152形成于掺杂多 晶硅层110上。
现在参考图5B，通过依次对体金属层158、第二成核层156、第一成核 层154、导电层152、掺杂多晶硅层IIO和栅极绝缘层105构图形成栅极结 构170。通过这一构图在半导体衬底IOO上形成了蚀刻的体金属层158a、蚀 刻的第二成核层156a、蚀刻的第一成核层154a、蚀刻的导电层152a、蚀刻的掺杂多晶硅层110a和蚀刻的栅极绝缘层105a。蚀刻的层的这一叠置布置 共同构成了包括栅电极的栅极结构170。 一旦形成了栅极结构170，就可以 在半导体衬底100内选择地形成源极区/漏极区172。
如前所述，本领域技术人员将理解用于对初始金属层结构99构图的各 种光刻、掩模、蚀刻和清洁工艺的选择和应用。这些工艺的选择和应用将随 着栅极结构170的预期几何结构和构成初始金属层结构99的材料而变化。
本领域技术人员还将认识到，可以在各种各样的电子器件和/或系统中采 用通过结合图5A和5B描述的工艺实现的晶体管。例如，可以将晶体管用 作逻辑电路中的开关，或者用作诸如动态随机存取存储器(DRAM)或静态 随机存取存储器(SRAM )的存储器件中的存储元件的部分。
图6A和6B是示出了形成于材料层125的开口内的导电结构的相关示 意图。一^:将这样的开口与某些导电元件的形成结合使用，例如，所述导电 元件可以是金属插塞、接触通孔、信号线、掩埋接触、信号再分配线、凹陷 电极、金属镶嵌结构等。更具体而言，图6A和6B示出了可以充当接触孔 的示范性导电结构，例如， 一般用于促进多层器件中的元件之间的电连接这 种类型。
在图6A和6B描述的结构和方法中，可以采用与上文中参考图1A到 1C、图2A、图2B、图3、图4A到4D和/或图5A和5B描述的类似的工艺、 材料和条件形成包括体金属层的导电结构。
参考图6A，在衬底IOO上形成绝缘层125。之后，对绝缘层125构图， 以形成开口 (例如，接触孔)130,暴露衬底100、形成于衬底100内的导电 区域、或者形成于衬底IOO上的某一元件(未示出)。(在供选实施例中，可 以在形成于衬底IOO上的一个或多个材料层内形成开口 130,其可以不完全 贯穿所述材料层。在这样的实施例中，开口 130将不会"暴露"衬底100的 一部分或者形成于衬底100上/内的某一结构或区域 相反，可以将开口 130 仅形成至衬底IOO之上的诸如绝缘层125的材料层中的规定深度。本领域技 术人员将容易理解这样的供选方案，并且可以对针对接触孔的图6所示的实 施例进行便捷地修改，以支持这样的供选方案。)
接下来，在绝缘层125和开口 130的内表面上形成可包括金属的导电层 152。之后，采用循环淀积工艺在导电层152上形成第一成核层154，采用 CVD工艺在第一成核层154上形成第二成核层156。最后，在第二成核层156上形成体金属层158。在这一情形下，所述导电结构180的形成可以完 全或部分填充开口 130。
'可以采用图6B所示的导电结构180提供多层器件或系统内的叠置特征 之间的连接。但是，不应将图6A和6B所示的实施例推断为仅局限于公开 筒单的接触的形成。相反，本领域技术人员能够容易地将这一例子引申到更 为复杂的导电结构的制造当中，例如，引申到双金属镶嵌结构和其他凹陷导 电结构的制造当中。
返回图6B,通过依次蚀刻或抛光处于开口 130之外的体金属层158、第 二成核层156、第一成核层154和导电层152的背面部分(例如，采用绝缘 层125的上表面作为蚀刻阻挡)完成导电结构180。所得的导电结构包括蚀 刻的体金属层158d、蚀刻的第二成核层156d、蚀刻的第一成核层154d和蚀 刻的导电层152d。此后，可以在绝缘层125上形成导电图185 (例如，信号 线)，从而对导电结构180进行电连接。
图7A和7B是示出了包括体金属层的导电结构的示范性形成方法的相 关图示，其中，所述导电结构可以用作在各种类型的非易失存储器中采用的 包括栅电极的栅极结构。例如，可以将所述栅极结构用作诸如浮动栅或电荷 陷获非易失存储器件的非易失存储器件内的栅晶体管(gate transistor)的部 分。这样的存储器的一般架构和工作原理是本领域公知的，因此在这里将不 再对其做进一步的详细讨论。
不管所构成的非易失存储器件的具体形式和/或工作原理如何，均可以采 用由包括根据本发明的实施例制造的体金属层的导电结构形成的栅电极实 现栅极结构。换言之，可以采用上述实施例中的任何一个制造非易失存储器 件中采用的晶体管栅极结构，其将得益于本发明的实施例所提供的低电阻率 和高材料层均匀性并具有小的几何结构。
参考图7A所示的例子，在半导体衬底100上形成绝缘层112。接下来， 在绝缘层112上形成电荷存储层115。此后，在电荷存储层115上形成阻挡 绝缘层118。之后，在阻挡绝缘层118上形成导电层152。接下来，如前所 述，在导电层152上形成第一成核层154,在第一成核层154上形成第二成 核层156，在第二成核层156上形成体金属层158。
参考图7B,通过依次对体金属层158、第二成核层156、第一成核层154、 导电层152、阻挡绝缘层118、电荷存储层115和绝缘层112构图而形成构成了非易失存储器件内的一般栅晶体管的包括栅电极175和电荷存储结构
176的栅极结构。也就是说，栅电极175包括蚀刻的体金属层158c、蚀刻的 第二成核层156c、蚀刻的第一成核层154c和蚀刻的导电层152c。电荷存储 结构176包括蚀刻的阻挡绝缘层118a、蚀刻的电荷存储层115a和蚀刻的绝 缘层112a。在所述电荷存储结构176内，蚀刻的绝缘层112a使作为用于栅 晶体管的电荷存储元件的蚀刻的电荷存储层115a绝缘。
在形成栅电极175和电荷存储结构176之后，采用一种和多种常规掩模 和掺杂工艺在衬底100内选择地形成源极区/漏极区177。 一般而言，相对的 源极区/漏极区177与通过栅电极175和电荷存储结构176形成的栅极结构的 组合形成了可以在非易失存储器件内工作的有效栅晶体管。
与前面的讨论一致，可以采用若干种常规工艺，包括相对于形成每一前 述材料层的具体材料而有效确定的若干种蚀刻工艺，完成对体金属层158、 第二成核层156、第一成核层154、导电层152、阻挡绝缘层118、电荷存储 层115和绝缘层112的依次构图。相关光刻和掩模工艺以及中间的清洁和表 面准备工艺将根据预期材料和对应的蚀刻工艺的选择。但是，在这一常规理 解的制造工艺的选择和应用当中，根据本发明的实施例实现的栅电极175的 存在带来了兼备的益处，即，能够实现具有小几何结构的栅极结构的界定， 同时还能够为用于构成的晶体管的栅极连接路径提供可接受的电阻率特性。 随着现代非易失存储器件的集成密度的持续提高，这些兼备的益处将变得越 来越重要。
图8是能够有效地制造符合本发明的实施例的上述导电结构中的任何一 个的示范性工艺室的俯视示意图。但是，应该注意，可以使任何数量的常规 可用的工艺室(或者工艺室的序列)适于执行能够实现本发明的实施例的制 造序列。但是，已经发现下述工艺室布局对符合本发明的实施例的包括体金 属层的导电结构的制造尤其有效。
参考图8,利用两个垂直取向的气帘350将工艺室300划分成第一到第 四工艺室区域301到304。在图示的例子中，示出了具有近似相等的面积的 第一到第四工艺室区域301到304,但是不必一定是这种情况。实际上，可 以实现任何合理数量的具有变化尺寸和不同配置的工艺室区域。此外，可以 采用一种或多种惰性气体(例如，氦、氩、氖、氪等)气帘界定工艺室300 内的各个工艺室区域的尺寸和配置。或者，或此外，可以采用其他分隔机制(例如，带有气帘绝缘入口 (doorway)的壁)来隔离在每一不同的工艺室 区域内执行的工艺。这一环境隔离允许在不同的工艺室区域301到304之间 同时执行不同的制造工艺。通过这种方式，可以在工艺室300内处理多个晶 片，由此提高制造吞吐量。
在图示的例子中，工艺室300还包括位于中央的晶片传送单元360。采 用晶片传送单元360在第 一到第四工艺室区域301到304之间传送各个晶片 或者晶片的集合。就此而言，采用气帘隔离的工艺室区域允许采用单个的处 于中央位置的晶片传送单元360以非常有效的方式在各个工艺室区域之间进 行晶片(或晶片搁架)的物理操纵。
第一到第四区域301到304分别包括第一到第四加热器卡盘(chuck) 310、 320、 330和340。按照常规的方式使用加热器卡盘在各工艺室区域内 执行各种工艺。例如，可在不同的温度执行用于形成第一和第二成核层以及 体金属层的工艺，因此可以采用加热器卡盘310到340保持所规定的温度。
每一工艺室区域301到304还包括对应的气体供应管线和气体释放管 线。在工艺室300内，气体供应和释放管线的提供可以采取很多不同的形式， 但是，在图示的例子中，第一到第四工艺室区域301到304分别包括相关气 体供应管线312、 322、 332和342以及气体释放管线314、 324、 334和344。 气体供应管线312到342可以分别包括用于向第一到第四区域301到304提 供不同气体的一个或多个物理气体管线(physical gas line)。气体释放管线314 到344可以包括分别围绕第一到第四区域301到304布置的一个或多个放气 口和/或气体排放管线。可以利用这些独立操作的气体供应和气体释放管线在 每一工艺室区域310到304内实现不同的制造工艺。
在一个具体的例子中，可以采用图8的工艺室300形成结合上述实施例 描述的包括体金属层的导电结构。这一导电结构包括形成于第二成核层33 上的体金属层34,所述第二成核层33形成于在衬底31上形成的第一成核层 32上。
就此而言，将第一工艺室区域301准备为执行图2A或图3中所示的示 范性方法中的步骤(401 )。在准备第一工艺室301之后，将一个或多个晶片 (例如，在其上将制造各种半导体器件的硅衬底)加载到加热器卡盘310上。 在工艺室区域301内，加热器卡盘310具有常规布置和操作。在加载了晶片 的情况下，按照所规定的条件执行气体施加和气体排放序列，所述规定条件
17包括具体的定时要求、温度、压力等。例如，在根据结合图3描述的循环淀
积工艺(401 )在衬底31上形成第一成核层32的情况下，在所规定的给料 周期内向第一工艺室区域301中配给诸如硅烷(SiH4)的牺牲气体。之后， 在第一净化周期内，净化第一工艺室区域301，从而去除任何残余的牺牲气 体部分(即，任何未反应的硅烷部分和/或任何副产品气体部分)。在第一净 化周期之后，向第一工艺室区域301内配给诸如六氟化鴒(WF6)的金属源 气体。在金属源气体的规定反应周期之后，在第二净化周期内，再次净化第 一工艺室区域301，以去除金属源气体的任何残留部分。可以重复这一序列， 直到在衬底31上将第一成核层32形成至所需厚度。
一旦形成了第一成核层32，就可以将晶片从第一工艺室区域301通过气 帘350转移至另一可用工艺室区域302到304。或者，可以将晶片保留在第 一工艺室区域301内，以接受额外的处理，或者可以将晶片转移到工艺室300 外的等候区。
但是，在一个示范性实施例中，通过晶片传送单元360将具有形成于其 上的第一成核层32的晶片从第一工艺室区域301经过气帘350转移至第二 工艺室区域302。在第二工艺室区域302内，在第一成核层32上形成第二成 核层33。如上文指出的，可以在第一成核层32上形成第二成核层33之前执 行一个或多个中间处理。例如，可以在第三工艺室区域303内^l行这样的中 间处理。
类似地，可以在第四工艺室区域304内在第二成核层33上形成体金属 层34。.
本领域技术人员应当认识到，可以通过中央控制/监视系统(未示出)控 制每一工艺室区域内的工艺条件以及对应的气体供应和释放。这样的系统在
过程。根据上述教导，对这样的系统进行调适，以实现能够制造符合本发明 实施例的导电结构的方法是本领域技术人员公知的。在一个具体的实现实施 例中，通过控制/监视系统控制与图8所示的类似的工艺室，从而有效地形成 如上所述的一个或多个导电结构。
无论在具体工艺室和/或相关设备的情形中如何制造，本发明的实施例提 供了各种包括体金属层的导电结构，其能够以小几何结构实现，但能够提供 良好的表面形态(即，高度均匀的材料核分布)和改善的电阻率特性。上述实施例已经描述了导电线路图案、接触通孔、金属镶嵌结构以及易失和非易 失存储器件的栅电极作为所选的例子。但是，本发明的范围并非仅限于上文 结合这些例子讨论的具体的导电结构或示范性方法(条件、材料等)。本领 域技术人员将认识到这些只是教导实例。本领域技术人员还将认识到，在不 背离由权利要求界定的本发明的范围的情况下可以对这些实施例的形式和 细节做出各种修改。
本申请要求2007年6月01日提交的韩国专利申请No. 2007-0053855的 优先权，在此引入其主题内容以供参考。
权利要求
1.一种形成导电结构的方法，包括采用循环淀积工艺在衬底上形成第一成核层；采用化学气相淀积工艺在所述第一成核层上形成第二成核层；以及在所述第二成核层上形成体金属层。
2. 根据权利要求l的方法，其中，所述体金属层包括鴒。
3. 根据权利要求l的方法，其中，采用CVD工艺形成所述体金属层。
4. 根据权利要求l的方法，还包括在形成所述第二成核层之前，对所述第一成核层执行一项或多项等离子 体处理。
5. 根据权利要求1的方法，其中，所述第一成核层具有第一材料晶粒 尺寸，所述第二成核层具有大于第一晶粒尺寸的第二材料晶粒尺寸。
6. 根据权利要求1的方法，其中，形成所述第一成核层的循环淀积工 艺的循环包括向含有所述衬底的工艺室提供牺牲气体；在第一净化周期内执行第一净化工艺，从而从所述工艺室去除残留的牺 牲气体；在所述第一净化周期之后，向所述工艺室提供金属源气体；以及 在所述第二净化周期内执行第二净化工艺，从而从所述工艺室去除残留 金属源气体。
7. 根据权利要求6的方法，其中，重复所述循环淀积工艺的循环，直 到将所述第一成核层形成至所需厚度。
8. 根据权利要求7的方法，其中，所述所需厚度处于5到50A之间的 范围内。
9. 根据权利要求6的方法，其中，所述牺牲气体包括硼或硅。
10. 根据权利要求l的方法，还包括在所述衬底上形成所述第一成核层之前，在所述衬底上形成导电层，从 而使所述第一成核层形成于所述导电层上；以及依次对所述体金属层、第二成核层、第一成核层和导电层构图，从而形 成金属线图案。
11. 根据权利要求10的方法，其中，所述导电层包括从由氮化钛、氮化钽、氮化鴒、氮化钼、氮化铌、氮硅化钛TiSiN、氮硅化钽TaSiN、硅化 鴒WSix、硅化钴CoSix、硅化镍NiSix、钴Co、镍Ni、钼Pt、金Au、铱Ir 或钌Ru构成的材料集合中选出的至少一种材料。
12. 根据权利要求l的方法，还包括在所述衬底上形成所述第一成核层之前，在所迷衬底上形成绝缘层，对 所述绝缘层构图从而形成开口 ，并且在所述绝缘层上和所述开口的内表面上 形成导电层；其中，在所述导电层上依次形成所述第一成核层、第二成核层和体金属 层，从而至少部分填充所述开口。
13. 根据权利要求11的方法，其中，所述开口至少部分界定接触孔、 沟槽结构或金属镶嵌结构。
14. 一种导电结构，包括形成于衬底上并具有第一材料晶粒尺寸的第一成核层； 直接形成于所述第一成核层上并具有大于所述第一材料晶粒尺寸的第 二材料晶粒尺寸的第二成核层；以及形成于所述第二成核层上的体金属层。
15. 根据权利要求14的导电结构，其中，所述体金属层包括钨。
16. 根据权利要求14的导电结构，还包括形成于所述衬底上的绝缘层和形成于所述绝缘层上的导电层，从而使所 述第一成核层形成于所述导电层上。
17. 根据权利要求14的导电结构，还包括其内形成有开口的绝缘层，其中，所述开口至少部分填充以所述第一成 核层、第二成核层和体金属层的组合。
18. —种晶体管，包括形成于衬底上的栅极结构和在所述衬底内形成于所述栅极结构的两侧 的相对的源极区/漏极区，其中，所述栅极结构包括导电结构，所述导电结构 包括形成于所述衬底上并具有第一材料晶粒尺寸的构图的第一成核层； 形成于所述构图的第一成核层上的具有大于所述第一材料晶粒尺寸的 第二材料晶粒尺寸的构图的第二成核层；以及形成于所述构图的第二成核层上的构图的体金属层。
19. 根据权利要求18的晶体管，还包括形成于所述衬底上的构图的栅极绝缘层、形成于所述构图的栅极绝缘层 上的构图的多晶硅层、以及形成于所述构图的多晶硅层上的构图的导电层， 从而使所述构图的第 一成核层形成于所述构图的导电层上。
20. 根据权利要求18的晶体管，还包括形成于所述衬底上的构图的绝缘层、形成于所述构图的绝缘层上的构图 的电荷存储层、形成于所述构图的电荷存储层上的构图的阻挡绝缘层、以及 形成于所述构图的阻挡绝缘层上的构图的导电层，从而使所述构图的第 一成 核层形成于所述构图的导电层上。
21. 根据权利要求20的晶体管，其中，所述构图的绝缘层是隧道绝缘 层，所述晶体管包括浮动栅晶体管。
22. —种完全在单工艺室内在衬底上形成导电结构的方法，该工艺室包 括通过至少一个惰性气体气帘相互隔离的多个工艺室区域，所述方法包括将所述衬底加载到设置在第一工艺室区域内的第一加热器卡盘上； 通过在所述第一工艺室内执行循环淀积工艺在所述衬底上形成第一成 核层；采用在所述工艺室内处于中央位置的晶片传送单元将所述晶片经过所 述气帘从所述第一工艺室区域转移至设置在第二工艺室区域内的第二加热 器卡盘上；通过在所述第二工艺室区域内执行化学气相淀积工艺在所述第一成核 层上形成第二成核层；以及在所述第二成核层上形成包括鵠的体金属层。
23. 根据权利要求22的方法，其中，在所述第二成核层上形成所述体 金属层包括采用所述晶片传送单元将所述晶片通过所述气帘从所述第二工艺室区 域转移至设置在第三工艺室区域内的第三加热器卡盘上；以及通过在所述第三工艺室区域内执行CVD工艺在所述第二成核层上形成 体金属层。
24. 根据权利要求22的方法，其中，所述多个工艺室区域中的每者包 括可独立控制的气体供应管线和可独立控制的气体释放管线。
全文摘要
本发明公开了一种低阻导电结构、包括其的器件和系统以及形成其的方法，所述导电结构包括通过在衬底上执行循环淀积工艺形成的第一成核层、通过CVD工艺形成于所述第一成核层上的第二成核层以及形成于所述第二成核层上的体金属层。
文档编号H01L29/772GK101315888SQ20081010879
公开日2008年12月3日 申请日期2008年6月2日 优先权日2007年6月1日
发明者崔吉铉, 朴津镐, 李相遇, 李虎基 申请人:三星电子株式会社