专利名称：An electronic component, and a method of manufacturing an electronic component的制作方法
技术领域：
本发明涉及一种电子组件。此外，本发明涉及一种电子组件的制作方法。
背景技术：
在非易失性存储器的领域，快闪存储器微缩至较小尺寸已变成现实。面对此挑战 的技术包括铁电存储器、磁存储器和相变化存储器，其中后者有望取代快闪存储器，且其显 示出了能允许取代其它类型的存储器(例如动态随机存取存储器DRAM)的特性。相变化存 储器是一电子领域重要阶段的通用存储器的可能的解决方案。按时可编程(OTP)和多次可 编程(MTP)存储器打开了一领域，为相变化存储器提供了相当大的机会。相变化存储器基于使用例如硫族材料的可逆存储转换。这些材料可进行快速相变 化的的能力已导致可重写光介质(CD、DVD)的发展。硫族相变化材料可分为两种类别，其依 据结晶机制而成分稍有不同。例如Ge2Sb2Te5的“成核支配”的材料GeTe-Sb2Te3系线(tie line) 一般使用于双向通用存储器(ovonic unified memory, 0UM)装置。在此概念中，相 变化材料可接触下阻抗电极，以可逆转换至较小体积的相变化材料。光储存应用(CD-RW/ DVD+RW)所熟知的“快速生长材料”可在适当的相稳定性下，实现快速转换(例如10ns)。因此，相变化材料可用来储存信息。这些材料的操作原理是相的变化。结晶相中 的材料结构和特性不同于非晶相中的特性。US 2003/0075778 Al揭示了一种可编程阻抗存储元件。通过导电材料和存储材料 的小接触面积，存储材料的有源(active)体积制作的相当小。形成一导电材料区和一存储 材料的交错侧壁层，以产生接触的区域。导电材料的区域较佳是导电材料的侧壁层。相变化存储单元的耐久度可表示为单元能在低阻抗数值(设定(SET)状态)和高 阻抗数值(重设(RESET)状态)之间转换的循环次数。然而，传统相变化存储单元的耐久 度太小。
发明内容
本发明的一目的是提供一具有可转换结构的电子组件，其具有够高的耐久度。为了实现上述定义的目的，提供了根据本发明独立权利要求的电子组件及电子组 件的制作方法。本发明一示范实施例提供一电子组件(例如相变化随机存取存储单元)，该电子 组件包括一第一双层堆叠、一第二双层堆叠和可转换结构，该第一双层堆叠包括(或由以 下组成)一第一氧化硅层和一第一氮化硅层(彼此之间可直接接触)，该第二双层堆叠包括 (或由以下组成)一第二氧化硅层和一第二氮化硅层(彼此之间可直接接触)，且该可转换 结构(例如一相变化材料层)可在至少两个具有不同电特性的状态之间转换，其中该可转 换结构(特别是垂直地，亦即位于基底上的层形成的层顺序中)至少部分设置在(或位于， 或夹设在)该第一双层堆叠和该第二双层堆叠之间(特别是直接位于两者之间)。根据本发明另一示范实施例提供一形成电子组件的方法，该方法包括形成包括第一氧化硅层和第一氮化硅层的第一双层堆叠，形成包括第二氧化硅层和第二氮化硅层的第 二双层堆叠，以及设置一可转换结构于第一双层堆叠和第二双层堆叠之间，该可转换结构 可在至少两个具有不同电特性的状态之间转换。“电子组件”这个名词可特别代表任何可进行电、磁性及/或电子功能的组件、构 件或装置。亦即，在一般使用下，电、磁和/或电磁信号可应用于电子设备，或由电子设备产 生。“可转换结构”这个名词可特别代表任何具有可转换特性的物理结构，其范例是一 相变化结构或具有热依赖特性的结构。相变化材料可以不仅具有两个相，也可以具有超过 两个相，例如结晶、非晶、亚非晶、亚结晶、具有不同晶格或方向的结晶等。“相变化结构”这个名词可特别表示任何在加热的影响下，具有可改变任何物理参 数或材料特性的特征的物理结构，上述加热是由流经相变化结构或电热耦加热元件的电流 由欧姆损失(焦耳热或电阻耗散)和/或电磁辐射的吸收所产生。特别是指例如硫族化合 物材料在非晶化结构和结晶化结构间的转换，其可伴随着显著的电阻改变。然而，此名词包 括例如从固态至液态与物理特性改变相关的任何其它的相变化。“存储单元”这个名词特别代表一允许以电的方式储存信息的物理结构(例如层顺 序，如整体的整合于一基底(例如硅基底))。储存于存储单元的信息量可以是一位(特别 是当相变化材料在代表逻辑数值“1”或“0”的两个相间转换)，或可超过一位(特别是当相 变化材料在至少三个相间转换)。存储单元可形成在一基底上或一基底中，其中基底可以为 任何适合的材料，例如半导体、玻璃或塑胶等。“基底”这个名词可用来定义使层位于其上和/或其下，或部分与其有关系的一般 的元件。基底也可以是其它基础，以便任何层形成在其上，举例来说，如硅晶圆或硅晶片之 类的半导体晶圆。“双层堆叠”这个名词可特别代表一堆叠或层顺序，包括或仅包括彼此位于上下或 彼此侧向邻接设置的两层(即氧化硅层(SiO2)和氮化硅层(Si3N4))。根据本发明一示范实施例，一例如一层相变化材料的可转换结构例如在其底部被 一包括氧化硅和氮化硅的第一双层堆叠覆盖，并且例如在其顶部被一包括氧化硅和氮化硅 的第二双层堆叠覆盖，所以这种可转换结构可垂直地和/或水平地被所述双层堆叠包围， 特别是以直接接触氧化硅材料的方式包围。通过这种方法，亦即，通过设置所述围住至少部 分可转换结构的介电材料的两个双层堆叠，意外地得到以下实验结果相变化线单元的转 换循环次数可增加数百或更多倍。特别地，根据本发明一示范实施例，所提供的相变化存储装置被设置成包含有一 个层堆叠，该层堆叠包括第一双层堆叠、第二双层堆叠和位于第一双层堆叠和第二双层堆 叠之间的相变化材料层，其中该第一双层堆叠包括一第一氮化硅层和一第一氧化硅层，该 第二双层堆叠包括一第二氮化硅层和一第二氧化硅层。因此，相变化材料层至少部分接触 第一氧化硅层和第二氧化硅层。特别地，当每个氮化硅层的厚度为50nm的数量级时，可观 察到耐久度增加。另外可能的是，本发明还设置一数量的双层堆叠，每个更包括一氮化硅层 和一氧化硅层，使一个或更多的双层堆叠围绕第一和第二双层堆叠而设置，以构成一交替 出现氧化硅层和氮化硅层的三明治(sandwich)结构。由于双层堆叠可由非导电性的介电材料制作，能够在编程或读取此电子组件时，
5阻止电流穿过双层堆叠。对于一线单元和一 OUM单元，氮化硅/氧化硅双层部分实质上完 全地或整体地包围一相变化材料。后续将会描述一示范实施例的电子组件。然而，这些实施例也适用于电子组件的 制造方法。可转换结构可至少部分接触第一氧化硅层和/或第二氧化硅层。换句话说，氧化 硅材料和可转换结构之间可直接接触，从而提升耐久度。特别地，可转换层的一底部表面可 直接接触第一氧化硅层，且可转换层的一顶部表面可直接接触第二氧化硅层。因此，可转换 结构可部分或实质上完全被氧化硅材料围住(特别地，仅电极接触除外)，其结果是对于耐 久度特性有适当的影响，特别是在和外部的氮化硅结构结合的情况下。电子组件还可包括至少一双层堆叠，每个双层堆叠更包括一氧化硅层和一氮化硅 层。由第一双层堆叠和第二双层堆叠组成的群组的至少一个可设置在可转换结构和至少一 另一双层堆叠的至少一个之间。因此，本发明可设置包含三个或更多个双层堆叠的层顺序， 其可沿垂直和/或水平方向包围相变化材料。此构造可更进一步增加耐久度。由第一氧化硅层、第一氮化硅层、第二氧化硅层和第二氮化硅层组成的群组的至 少一个可由等离子辅助化学气相沉积法(PECVD)形成。特别地，其结果是PECVD 3102或 PECVD Si3N4对双层堆叠之上和之下的相变化材料特别有益。第一氮化硅层和/或第二氮 化硅层的厚度可实质上介于IOnm和200nm之间，厚度可特别实质上介于20nm和IOOnm之 间。举例来说，其结果是当氮化硅的厚度约为50nm的数量级时，对耐久度的增加尤其有益。 特别是氮化硅层、第一氧化硅层和/或第二氧化硅层厚度的结合可具有实质上5nm至IOOnm 间的厚度，特别是可具有实质上IOnm至50nm间的厚度。特别地，氧化硅层可具有介于20nm 及30nm之间的厚度。一般来说，能够相信，氧化硅层的厚度小于氮化硅层的厚度是有益的。在一实施例中，第一氧化硅层和第二氧化硅层形成为分开的层。在另一实施例中， 第一氧化硅层和第二氧化硅层是整合地形成一共用层(common layer)，共用层不同的部分 接触可转换结构的不同的表面部分。然而，在大部分实施例中，第一氮化硅层和第二氮化硅 层是形成为分开的层。在大部分实施例中，氧化硅层直接接触可转换结构，氮化硅层直接接 触氧化硅层，但是氮化硅层在这些实施例中不是必须要接触可转换结构。相变化结构能够适用于使得相变化材料在至少两相状态之间具有不同的导电率 数值。在这至少两相状态之一中，相变化结构是可导电的。在另一相状态中，导电率可高于 或低于第一状态，例如相变化结构可以是超导电的、半导电的或是绝缘的，或者其可以是导 电且导电率是可调整的。在电子组件的正常操作中，电子装置的功能是可被影响的，或依靠 相变化结构的相变化材料的导电率的当前值而被限定。能够使用不同相变化模式的不同数 值的导电率的相变化结构来制造存储单元、开关、激励器、传感器等。相变化结构能够适用于使得这两个相状态之一与结晶态相关，这两个相状态的另 一状态与相变化结构的非晶态相关。这种相变化材料的特性能在硫族材料中找到。本发明 能使用硫族玻璃，其中所述玻璃中含有硫族元素(硫、硒或碲)作为实质上的组成。相变 化材料的范例为 GeSbTe、AgInSbTe、GeInSbTe、InSe、SbSe、SbTe、InSbSe、InSbTe、GeSbSe、 GeSbTeSe 或AgInSbSeTe0至少两个不同的状态的不同电特性可以是可转换结构的不同的导电率数值、不同 的电容率数值、不同的磁导率数值、不同的电容数值和不同的电感数值。因此，相变化可影响任何可被采样的电特性，例如可改变介电质的电容率数值，该介电质的电容率可改变一 电容器的电容值，其可通过施加一测试电压而被采样。或者，相变化可改变磁导率，因此改 变电感器的电感，其也可以通过电子方式而被采样。电子组件可包括一适用于驱动感测可转换结构在至少两状态的不同状态的不同 的电特性的电子驱动和感测电路。举例来说，一测试电压可施加于可转换结构，且由于导电 率在结晶态和非晶态是不同的，沿可转换结构的电流将按照可转换结构的相状态而决定。 此感测电路还可包括选择晶体管(selection transistor)或其它种类的开关，其选择地使 能或禁用一电子组件阵列的特定电子组件的存取。因此，相对应的选择晶体管可被指配给 每个电子组件。可转换结构在至少两个状态之一可以是导电的。因此，一采样电流可沿可转换结 构流动且可被感测或侦测，据此，在一存储单元的情况中，可决定逻辑状态“ 1，，或逻辑状态 “0”当前是否储存在对应的存储单元中。因此，不同的逻辑数值可以以不同的导电率来编码。电子组件可包括一第一电极(或电端子)和一第二电极(或电端子)，其中可转换 结构可连接或桥接第一电极和第二电极。因此，可在第一和第二电极之间施加一用以加热 可转换结构(例如触发一相变化)的加热电流，且可经由一电极施加用以侦测可转换结构 的当前状态的一采样电流。为了加热，本发明也可使用一热耦接至可转换结构的分离元件， 例如加热器，其可有效率地将热(例如焦尔热)传递至可转换结构。另外，电磁辐射也可用 来加热可转换结构。第一电极、可转换结构和第二电极的排列(例如水平)可实质上垂直对准第一双 层堆叠、可转换结构和第二双层堆叠的排列(例如垂直)。因此，在一表面尺寸实质上大于 厚度的层顺序中，电极和相变化材料间的接触区域能显著地小于双层堆叠和相变化材料间 的接触区域，因此确保耐久度的增加。另外，第一电极、可转换结构和第二电极的排列可与 第一双层堆叠、可转换结构和第二双层堆叠的排列(例如垂直)对准或实质上平行。电子组件可包括一开关，特别是一场效应晶体管或一二极管，电性耦接至相变化 结构。在此构造中，场效应晶体管可用作存取相变化结构的开关，或阻止此存取。此构造适 用于包括多个存储单元的存储器阵列，允许使用这种选择晶体管来控制每个独立的存储单兀。电子装置可适用于一存储器装置。在此存储器装置中，一个或多个位的信息可储 存在相变化材料当前的相中，特别依赖于相变化结构的两个或多个相状态的当前状态。电子装置也可适用于一存储阵列，也就是前述型态的多个(或很多个)存储装置 的构造。在此存储阵列中，存储单元可以以类X-Y矩阵(X-Ymatrix-Iike)方式排列，且可经 由位线和字线控制，使用晶体管作为存取或阻止存取特定的存储单元和存储装置的开关。 这些存储单元可整体地整合到一共用(common)(例如硅)基底上。由于相变化结构的导电率的改变会导致激励(actuation)信号的调整，电子组件 也可用作一激励器(actuator)。电子装置也可适用于一微机电结构(MEMS)。一可转换结构的相变化调整的电信号 可引起微机电结构(MEMS)的可移动组件的特定移动。本发明可使用任何半导体技术中已知的传统方法实行本发明的任何方法步骤。形成层或组件可包括沉积技术，例如化学气相沉积法(CVD)、等离子辅助化学气相沉积法 (PECVD)、原子层沉积法(ALD)或溅镀法。移除层或组件的技术可包括类似湿蚀刻或气态蚀 刻等的蚀刻技术和类似光学光刻、紫外光光刻、电子束光刻等的图案化技术。本发明的实施例不限于特定的材料，因此，本发明可使用许多不同的材料。本发明 的导电结构可使用金属化结构、硅化结构、多晶硅结构或相变化结构。本发明半导体区域或 组件可使用结晶硅。本发明的绝缘部分可使用氧化硅、氮化硅或碳化硅。本发明的结构可形成在纯结晶硅晶圆或绝缘层上有硅的(Silicon OnInsulator) 晶圆上。本发明可进行如互补式金属-氧化层-半导体(CMOS)、双极性(BIPOLAR)、双载子 互补式金属氧化物半导体(BICMOS)之类的任何处理技术。本发明上述定义的方面和其它方面将会在以下实施例的范例中详细地说明，并将 参考实施例的范例来进行解释。
在此根据实施例的范例更详细地描述本发明，但不用以限定本发明。图1揭示根据本发明一示范实施例的电子组件。图2显示一 50-100nm相变化随机存取存储器(PCRAM)的扫描电子显微镜的顶视图。图3显示一揭示相变化存储单元的耐久度测量的图表。图4显示一组8个线单元的耐久度数值。图5显示沿着图2中的线A-B的相变化随机存取存储器的传统层堆叠的剖面图。图6显示一揭示根据本发明一示范实施例的相变化存储单元的耐久度测量的图表。图7显示一揭示根据本发明一示范实施例的一组8个线单元的耐久度数值的图表。图8显示根据本发明一示范实施例的沿着图2中的线A-B的相变化随机存取存储 器的层堆叠的剖面图。图9显示根据本发明一示范实施例的电子组件的一概要和一详细剖面图。图10揭示根据本发明一示范实施例的电子组件的层堆叠的剖面图。图11显示根据本发明一示范实施例的电子组件的一概要和一详细剖面图。图12揭示根据本发明一示范实施例的电子组件的层顺序的剖面图。图13显示根据本发明一示范实施例的电子组件的一概要和一详细剖面图。图14显示根据本发明一示范实施例的电子组件的一概要和一详细剖面图。
具体实施例方式在图中的揭示是概要的。在不同的图中，类似或相同的元件使用相同的参考标记。以下将参照图1解释根据本发明一示范实施例的电子组件100。电子组件100是按照在硅基底122上的层顺序而形成。设置一包括一第一氧化硅层106和一第一氮化硅层108的第一双层堆叠102。设
8置一包括一第二氧化硅层110和一第二氮化硅层112的第二双层堆叠104。图中显示一可 在至少两种具有不同导电特性的状态中转换的相变化材料结构114，且其设置在两个双层 堆叠102、104之间。第一氮化硅层108形成在硅基底122上。水平对准的第一电极118、第一氧化硅层 106和第二电极120设置在第一氮化硅层108上。相变化材料结构114形成在上述水平结 构排列上，以便接触电极118、120和氧化硅层106。第二氧化硅层110形成在相变化材料结 构114上，且第二氮化硅层112形成在第二氧化硅层110上。因此，相变化材料114实质上完全嵌入由层106和110形成的氧化硅材料中，且层 106和110分隔出小块接触区域，以便电性接触电极118、120。氮化硅材料108、112分别接 触氧化硅层106、110。介电层106、108、110和112由等离子辅助化学气相沉积法(PECVD) 形成。除此之外，设置一电子驱动和感测电路116，其适用于驱动和感测相变化材料结构 114在至少两状态(例如结晶态和非晶态)之一的不同状态下的不同导电率。特别地，电子 驱动和感测电路116包括一开关晶体管128、一电压源124和一侦测电流的安培计126。当 开关晶体管122的栅极通过施加一对应的栅极电压而变得具有导电性时，电压源124所产 生的电压可施加于电极118、120之间。依据相变化材料结构114的当前阻抗或导电率，安 培计126所量得的电流具有较高或较低的数值，这样能允许对相变化材料的当前状态进行 采样，从而读取储存的信息。为了在相变化材料结构114中编程信息，一较大的电流可经由 电压源124施加到相变化材料结构114，以将后者设定到SET或RESET状态。以下的叙述将提供形成本发明的示范实施例所依据的一些背景信息。相变化随机存取存储器可成为非易失性快闪存储器的技术竞争对手，以至于可取 代非易失性快闪存储器。相变化随机存取存储器相比于快闪存储器技术在编程速度、可量 测性(scalability)、单元尺寸和光刻掩模的数目方面具有许多优点。最终，相变化随机存 取存储器可在较低成本下相比于非易失性快闪存储器有较佳的表现。特别地，相变化随机 存取存储器使用两种概念，即OUM概念和横向线单元(lateral line cell)概念。图2显示一 50nm宽IOOnm长的线单元的图像200。图2是一 50至IOOnm设计的相变化随机存取存储器线单元的扫描电子显微镜的 顶视图像200，其中图2中的线A-B的层堆叠的剖面图显示于图5，其将会在以后描述。 如图3和图4所示，具有标准层堆叠的单个线单元测量显示，大部分的线单元没有 达到IO5循环。图3显示一图表300，其横座标301为循环的次数，纵座标302为以欧姆为单位的 阻抗。图3揭示了使用标准层堆叠的50nm宽IOOnm长的线单元的耐久度测量。图3显示 了作为循环次数的函数的循环，在3X IO5循环之后，相变化随机存取存储器线单元保持在 低电阻设定状态，且无法再编程为高电阻的重设状态。图4显示一图表400，其横座标401为一组不同的线单元，纵座标402为每个线单 元可达到的循环次数。因此，图4的每个长条代表一线单元。因此，图4揭示传统线单元耐久度限制的问题，显示一组8个线单元(宽度50nm， 长度IOOnm)的测量得到的耐久度。在此8个线单元的组中，两个单元的耐久度小于必须的 IO5循环，此8个线单元的组的最小耐久度只 1. 1 X IO4循环。图3显示8个单元的一个的耐久度，得到8个线单元的平均耐久度为3 X IO5循环。图5显示一传统的电子组件500，包括一硅基底502，一形成在硅基底502上的 第一氧化硅层504，一形成在第一氧化硅层504上的第二氧化硅层506，一形成在第二氧 化硅层506上的相变化材料层508，一形成在相变化材料层508上的无机含氢硅酸盐类层 (HSQ) 510，一形成在无机含氢硅酸盐类层510上的第三氧化硅层512，和一形成在第三氧化 硅层512上的氮化硅层514。图5显示一 50-100nm的相变化随机存取存储器线单元的标准的层堆叠500。图中 的线是使用相变化层508顶部的HSQ层510作为蚀刻的硬掩模层，以电子束光刻来图案化。 在特殊的制造过程中，可忽略HSQ层510。后续会描述本发明上述图2至图5的相变化材料存储单元受限的耐久度问题的示 范性实施例的解决方案。可实验观察到的是，通过改变相变化随机存取存储器线单元的层堆叠，线单元的 耐久度可得到数百倍或更多的改善。图6显示一揭示根据本发明一示范实施例的耐久度特性的图表600。图表600的横座标601绘制了脉冲的数目，纵座标602为以欧姆为单位的阻抗。图7显示一图表700，其横座标701为一组线单元，且包括纵座标702，沿着所述纵 座标702绘制了对应单元的循环次数。图6显示使用氧化硅/氮化硅双层堆叠的50nm宽IOOnm长的线单元的耐久度测 量。图6显示作为循环次数的函数的循环。在2. 5X IO8循环之后，相变化随机存取存储器 线单元保持在低电阻设定状态，且无法再编程为高电阻的重设状态。图7揭示一组8个线 单元(尺寸为50-100nm)的耐久度数值。图7的每个长条代表一线单元，且纵座标702表 示每个线单元可循环的循环次数。因此，图6和图7显示根据本发明示范实施例的一组8个线单元的耐久度，该线单 元是宽度为50nm长度为IOOnm具有氧化硅/氮化硅双层堆叠的相变化材料存储单元。图7中具有氧化硅/氮化硅双层堆叠的8个线单元的平均耐久度是7. 9X IO7循 环。该数目相比于图4中具有传统堆叠的一组8个线单元的平均耐久度3X IO5循环，大约 是其数百倍。更重要的是，这组8个线单元的最小耐久度是1. 5 X IO7循环，约大于快闪技 术规定的最小需求1 X IO5循环的上百倍。比较最小耐久度数值1. 5X IO7循环和一般层堆 叠的一组8个线的最小耐久度1. IX IO4循环，本实施例更是有上千倍的改进。图8显示根据本发明一示范实施例的电子组件的层顺序800。特别地，图8显示一 50-100nm的相变化随机存取存储器线单元的氧化硅/氮化硅 双层堆叠的剖面图。此堆叠显示出对应于图2的线A-B的剖面。相比于图1所示的层顺序，层顺序800还包括一个对硅基底122进行热氧化工 艺制作的额外的氧化硅层802，且包括介于相变化材料层114和第一氧化硅层110之间的 50nm的HSQ层804 (在实际实现时可忽略)。另外，本发明在层顺序800的顶部设置一厚等 离子辅助化学气相沉积法(PECVD)氧化硅层806。图5的传统堆叠和图8的氧化硅/氮化硅双层堆叠800间的主要差异是插入两个 氮化硅层108、112，每个氮化硅层的厚度大体上为50nm。现今尚无法了解为何氧化硅/氮化硅双层堆叠800能提供良好的耐久度。除了一定要找到特定的理论，现在认为，该理由可以是起因于机械和化学，或两者的结合。然而，对 于上述两种机制，循环中的温度曲线(profile)可能是一重要参数。因此，可相信的是，热 穿透长度对两个机制而言是一重要的长度尺度。这指的是，在离线中心部位所测量到的远 离约两倍热穿透长度的距离，周围介电材料的影响不再重要。对于氧化硅和氮化硅，与施加 的50ns的可编程脉冲相关联的热穿透长度(Lheat)约为lOOnm。热穿透长度可由下式定 义Lheat= (DXAtpulse)172其中，D = κ /C是该介电材料的热扩散常数，κ是该介电材料的热导率[W/mk]， C[J/m3]是该介电材料的热容量，Atpulse[s]是电脉冲的宽度。图9显示根据本发明另一示范实施例的存储单元900的剖面图。除了上述的组件，图9还包括一顶部氮化硅层902。层802是一层间介电层ILD。 氮化钽制作的第一电极118经由一第一金属化结构904和一钨插塞906接触一前端晶体管 128。第二电极120经由一第二金属化结构908和经由一第三金属化结构910提供接触。因此，图9显示一相变化随机存取存储器线单元，其相变化材料114上和下分别具 有单一的氧化硅/氮化硅双层堆叠102、104。为了得到适当的耐久度，必须考虑图9的以下限制tbottom IIitride+^bottom oxide+^PCM+^top nitride+^top oxide〉4Lheattbottom oxide 禾口 ttop oxide〈 ^bottom nitride 禾口 ttop nitride实际上，这会导致5nm至IOOnm厚度的氧化硅，以及IOnm至200nm厚度的氮化硅。
实际上，氧化硅层和氮化硅层的最小厚度会受限于制造过程。然而，使用诸如原子层沉积工 艺(ALD)，则可获得非常小的层厚度。请参照图10，在以下叙述中将会解释根据本发明另一示范实施例的具有多个氧化 硅/氮化硅双层堆叠102、104、1002的相变化存储单元1000。额外的双层堆叠是以标号1002表示，且其每一个是由氧化硅层1006和氮化硅层 1008形成。为了制作图10的实施例，必须考虑以下限制NX (tbottom Iiitride+^bottom oxide) +N X (ttop 0xide+^top nitride) +^PCM〉4Lheattbottom oside 禾口 tt 叩 oxide < ^bottom nitride 禾口 ^top nitride乘数N(在图10中，N = 6)对于非常薄的氧化硅层106、110、1006和非常薄的氮 化硅层108、112、1008(例如当、她和丨_^大约Inm时)可以变得非常大。实际上，氧化 硅层和氮化硅层最小的厚度会受限于制作过程。然而，使用原子层沉积工艺，可获得非常小 的厚度。请参照图11，在以下的叙述中，将解释根据本发明一示范实施例的具有单一的氧 化硅/氮化硅双层堆叠的OUM单元1100。图11显示一经由第一插塞906连接到相变化材料114的前端晶体管128。第二插 塞1104用以提供与上层金属化结构120接触。对于图11的实施例，必须考虑以下限制^bottom nitride+tbottom 0xide~^^PCM~^^top oxide+tt叩 nitride〉^Lheattbottom oxide 禾口 ttop oxide〈 ^bottom nitride 禾口 ttop nitride图12显示根据本发明一示范实施例的具有多个氧化硅/氮化硅双层堆叠的OUM 单元1200。
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对于图12的实施例，必须考虑以下限制N X (tnitride+t。xide) > 4Lheatt。xide < tnitride乘数N(在图12中，N = 14)对于非常薄的氧化硅层和非常薄的氮化硅层(例如 当t。xide和tniteide约Inm)可以变得非常大。图13显示根据本发明另一示范实施例的相变化材料存储单元1300。图13显示一具有单一的氧化硅/氮化硅双层堆叠的OUM沟槽单元。可替换地，通 过如图13中的类似机构，实施如图12中所示的多个氧化硅/氮化硅双层堆叠，能够制作根 据本发明另一实施例的OUM沟槽单元。图14显示根据本发明另一实施例的层顺序1400，其与具有单一的氧化硅/氮化硅 双层堆叠的垂直相变化随机存取存储器单元相关。可替换地，通过如图14中的类似机构， 实施如图12中所示的多个氧化硅/氮化硅双层堆叠，能够制作根据本发明另一实施例的垂 直相变化随机存取存储器单元。最后，需注意的是，本发明上述揭示的实施例是用来解释本发明，并非限定本发 明，且本领域技术人员在不脱离本发明附加权利要求限定的范围，可设计出许多另外的实 施例。在权利要求中，放置于括号中的符号不可推断为限定权利要求。“包括”或“至少包 括”或类似的用语并不排除任何权利要求或说明书整体所列之外的元件或步骤的存在。一 元件的单一范例不排除此元件的多个范例，且反之亦然。在列举多个手段的装置权利要求 中，一些上述手段可以包括一个或相同的软件或硬件的对象。彼此不同的从属权利要求的 特定尺寸并不表示上述尺寸的结合不能用来获得益处。
权利要求
一种电子组件(100)，该电子组件(100)包括一第一双层堆叠(102)，包括一第一氧化硅层(106)和一第一氮化硅层(108)；一第二双层堆叠(104)，包括一第二氧化硅层(110)和一第二氮化硅层(112)；一可转换结构(114)，可在至少两个具有不同电特性的状态之间转换；其中该可转换结构(114)至少部分设置在该第一双层堆叠(102)和该第二双层堆叠(104)之间。
2.如权利要求1所述的电子组件(100)，其中该可转换结构(114)至少部分接触该第 一氧化硅层(106)。
3.如权利要求1或2所述的电子组件(100)，其中该可转换结构(114)至少部分接触 该第二氧化硅层(110)。
4.如权利要求1所述的电子组件(1000)，包括至少一另一双层堆叠(1002)，每个另一 双层堆叠包括一另一氧化硅层(1006)和一另一氮化硅层(1008)，其中由该第一双层堆叠 (102)和该第二双层堆叠(104)组成的群组中的至少一个设置在该可转换结构(114)和至 少该另一双层堆叠(1002)之间。
5.如权利要求1所述的电子组件(100)，其中由该第一氧化硅层(106)、该第一氮化硅 层(108)、该第二氧化硅层(110)和该第二氮化硅层(112)组成的群组中的至少一个由等离 子辅助化学气相沉积法制作。
6.如权利要求1所述的电子组件(100)，其中由该第一氮化硅层(108)和该第二氮化 硅层(112)组成的群组中的至少一个具有介于IOnm和200nm之间的厚度，特别具有介于 20nm和IOOnm之间的厚度。
7.如权利要求1所述的电子组件(100)，其中由该第一氧化硅层(106)和该第二氧 化硅层(Iio)组成的群组中的至少一个具有介于5nm和IOOnm之间的厚度，特别具有介于 IOnm和50nm之间的厚度。
8.如权利要求1所述的电子组件(1100)，其中该第一氧化硅层(106)和该第二氧化硅 层(106)整体形成一共用层。
9.如权利要求1所述的电子组件(100)，其中该可转换结构(114)形成一热依赖结构， 特别是一可在至少两个相状态之间转换的相变化结构。
10.如权利要求1所述的电子组件(100)，其中该可转换结构(114)在该至少两个状态 之一时是导电的。
11.如权利要求1所述的电子组件(100)，其中该不同的电特性是由该可转换结构 (114)的导电率的不同数值、电容率的不同数值、磁导率的不同数值、电容的不同数值和电 感的不同数值组成的群组中的至少一个。
12.如权利要求1所述的电子组件(100)，包括一电子驱动和感测电路(116)，适用于驱 动和感测该转换结构(114)在不同的该至少两个状态之一的不同电特性。
13.如权利要求1所述的电子组件(100)，其中该转换结构(114)适用于使得该至少两 状态之一与一结晶态相关，该两个状态的另一状态与该可转换结构(114)的非晶态相关。
14.如权利要求1所述的电子组件(100)，包括一第一电极(118)和一第二电极(120)， 该可转换结构(114)连接在该第一电极(118)和该第二电极(120)之间。
15.如权利要求14所述的电子组件(100)，其中该第一电极(118)、该可转换结构(114)和该第二电极(120)的排列实质上垂直或实质上平行地对准该第一双层堆叠(102)、 该可转换结构(114)和该第二双层堆叠(104)的排列。
16.如权利要求1所述的电子组件(100)，适用于由一存储装置、一存储阵列、一增益控 制器、一激励器、一微机电结构、一控制器和一开关组成的群组中的一个。
17.一种电子组件(100)的制造方法，该方法包括形成一第一双层堆叠(102)，包括一第一氧化硅层(106)和一第一氮化硅层(108)； 形成一第二双层堆叠(104)，包括一第二氧化硅层(110)和一第二氮化硅层(112)； 设置一可转换结构(114)，该可转换结构可在至少两个具有不同电特性的状态之间转 换，该可转换结构至少部分设置在该第一双层堆叠(102)和该第二双层堆叠(104)之间。
全文摘要
文档编号H01L45/00GK101952986SQ20088011465
公开日2011年1月19日 申请日期2008年8月29日 优先权日2007年9月7日
发明者Jedema Friso, Zandt Michael 申请人:Taiwan Semiconductor Mfg