专利名称：芯片封装体及其制造方法
技术领域：
本发明涉及一种芯片封装体及其制作方法，特别是涉及一种具有遮光层的芯片封 装体及其制作方法。
背景技术：
在已知的影像感测元件(image sensors)封装体中，影响影像品质的一个原因就 是光串扰效应(crosstalk)，串扰效应越严重，影像的失真也越严重。例如入射至非感光区 的光偏折进入感光区，或是应入射至邻近影像感测元件封装体的感光区的光因偏折进入感 光区中都会造成光串扰效应(crosstalk)的问题。另外，入射至感光区的光也可能会反射 出影像感测元件封装体而造成漏光的问题，进而使影像感测元件封装体的影像品质恶化。
发明内容
有鉴于此，本发明的实施例提供一种芯片封装体，其包含芯片，具有半导体元件； 上盖层，设置于该芯片的上方；间隔层，设置于该上盖层与该芯片之间，并围绕该元件区形 成空腔；遮光层，设置于该上盖层与该芯片之间，与该间隔层具有重叠部分，且延伸至该空 腔中。本发明的另一实施例是提供一种芯片封装体的制造方法，包括下列步骤提供上 盖层及包括多个芯片的晶片，其中每一芯片上设有半导体元件；接合该上盖层与该晶片的 上表面，且在两者之间设置间隔层及遮光层，其中该间隔层围绕该半导体元件，在该上盖层 及该芯片之间形成空腔，其中该遮光层与该间隔层具有重叠部分，且延伸至该空腔中；以及 切割该晶片以分离该多个芯片。
140 保护层150 -、导电凸块
200 上盖层202 -、遮光层
204 间隔层206 -、粘着层
216 空腔d ]■叠部分
S 水平间距
250、350、450、550 -、芯片封装体。
具体实施例方式以下以各实施例详细说明并伴随着
的范例，作为本发明的参考依据。在 附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状 或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明， 值得注意的是，图中未绘示或描述的元件，为所属技术领域中普通技术人员所知的形式，另 外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。本发明实施例的芯片封装体是利用晶片级封装(wafer level chip seal印ackage，WLCSP)工艺封装各种包含有源元件或无源元件(active or passiveelements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电 子兀件(electronic components)，例如是有关于光电兀件(opto electronic devices) > 微机电系统(Micro Electro Mechanical System ;MEMS)、微流体系统(microfluidic systems)、或利用热、光线及压力等物理量变化来测量的物理传感器(Physical Sensor)。 特别是可选择使用晶片级封装(wafer scale package ；WSP)工艺对影像感测元件(image sensors)、发光二极管、太阳能电池(solar cells)、射频元件(RF circuits)、加速 计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元 件(surface acoustic wave devices)、压力传感器(process sensors)或喷墨头(ink printer heads)等半导体芯片进行封装。其中上述晶片级封装工艺主要是指在晶片阶段完成封装步骤后，再予以切割成 独立的封装体，然而，在特定实施例中，例如将已分离的半导体芯片重新分布在承载晶片 上，再进行封装工艺，亦可称之为晶片级封装工艺。另外，上述晶片级封装工艺亦适用于通 过堆叠(stack)方式安排具有集成电路的多片晶片，以形成多层集成电路(multi-layer integrated circuit devices)的芯片封装体。本发明实施例的芯片封装体是以影像感测元件(image sensors)为例，其于芯片 与其上的上盖层之间设有层遮光层，以改善已知技术中，入射至非感光区的光(例如入射 至间隔层的光)偏折进入感光区，或是应入射至邻近影像感测元件的感光区的光因偏折进 入感光区中而造成光串扰效应(crosstalk)的问题。另外，上述遮光层也可避免入射至感 光区的光因反射出芯片封装体而造成漏光的问题，进而提升影像品质。首先，提供半导体基板，例如是硅晶片的半导体晶片，但也可为硅锗基材、镓化 砷等III-V族半导体基材，或者，亦可包含掺杂的外延层(印i layer)、梯度半导体层 (gradient semiconductor)及/或还可包含半导体层叠在另一不同型态的半导体层上。参 见图1A，首先提供晶片100，晶片100定义有多个元件区101A，围绕元件区101A者为周边接 垫区101B。元件区101A及周边接垫区101B共同形成部分的管芯区。
接续，如图IB所示，在元件区IOlA制作半导体元件102，例如影像传感器元件或 是微机电结构，而覆盖上述晶片100及半导体元件102者为层间介电层103 (IMD)，一般可 选择低介电系数(low k)的绝缘材料，例如多孔性氧化层。接着于周边接垫区IOlB的层间 介电层103中制作多个导电垫结构104。上述导电垫结构优选可以由铜(copper ;Cu)、铝 (aluminum ；Al)或其它合适的金属材料所制成。此外，晶片100可覆盖有芯片保护层106 (passivation layer)，同时为将芯片内 的元件电性连接至外部电路，可事先定义芯片保护层106以形成多个暴露出导电垫结构的 开口 10他。以下为简化图示，将仅绘示导电垫结构104。图2A至2H、图3A至;3B、图4A至4D及图5A至5D显示根据本发明各种实施例及 制作芯片封装体的一系列剖面图。于以下所揭示的芯片封装体步骤中，包括提供上盖层200 以与晶片100接合，且在上盖层200与晶片100之间设置有遮光层202及间隔层204。上盖层 200可包含使光通过的材料，例如镜片级玻璃或石英等透明材料(transparent material)。参见图2A至2H，其显示本发明实施例制作芯片封装体的一系列剖面图。首先，参 见图2A，在上盖层200上形成图案化的遮光层202。遮光层202可由涂布(coating)及光 刻蚀刻工艺形成，可选择具有阻挡、吸收、或反射光线等性质的材料，例如可包括黑光致抗 蚀剂(black resin)、底层抗反射涂料(BARC)、金属材料如铬(Cr)、或其他有机/无机吸光 材料，例如染料、颜料等。此外，遮光层202可包含多层具吸光范围不同的膜层(未显示)， 例如各膜层包含各种吸光范围不同或甚至彼此吸收波长互补的吸光材料。接着，参见图2B，其显示为于上盖层200上形成间隔层204，例如使用沉积及光刻 工艺形成。如图2B所示，间隔层204设置于任两相邻的遮光层202之间，其中遮光层202 与间隔层204具有重叠部分d，此重叠部分d —方面可固定遮光层202，另一方面可避免 少许光线从间隔层204直接穿射过来。在本发明实施例中，间隔层204可选择隔离材料 (isolation)以隔绝环境污染或避免水气进入。例如，在对晶片基底实施刻痕(notch)工 艺以形成凹口时，间隔层可选择缓冲材料以避免上盖层破损。此外，当芯片包含光电元件 时，间隔层204可形成围堰结构(Dam)以在供光线进出的上盖层与光电元件之间围出空 腔(cavity)，以使光电元件的光学特性因空腔中的空气介质而提升。在另一实施例中，间 隔层204的材料可为感光型环氧树脂、防焊层或其他合适的绝缘物质，例如无机材料的氧 化物层、氮化硅层、氮氧化硅层、金属氧化物或其组合；或有机高分子材料的聚亚酰胺树脂 (polvimide)、苯环丁烯(butylcyclobutene，道氏化学公司)、聚对二甲苯(parylene)、萘 聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates)等。接续，如图2C所示，在间隔层204上形成粘着层206。在实施例中，粘着层206可 包含高分子膜或一种或多种粘着剂，例如环氧树脂或聚胺基甲酸酯(polyurethane)。通过 设置于间隔层204上的粘着层206，将上盖层200与晶片100接合，形成间隔层204，其中间 隔层204介于晶片100及上盖层200之间，并围绕晶片100的元件区。因此，间隔层204在 晶片100及上盖层200之间形成空腔216，在此空腔中，元件区是由间隔层204所围绕。在 本实施例中，晶片100可包含多个芯片，每一芯片彼此以切割道SC区隔。如图2C所示，每 一芯片设有半导体元件102，其上可覆盖着对应的微阵列结构(未显示)。在本发明实施例 中，半导体元件102为感光元件102，因此该元件所在区域亦可视为感光区10加。在本发明 实施例中，上述感光元件102可为互补式金属氧化物半导体元件(complementarymetal-oxide-semiconductor, CMOS)或电荷耦合元件(charge-coupled device，CCD)，用以摄取影像 或图像。值得注意的是，如图2C所示，遮光层202除覆盖间隔层204的上表面外，亦部分延 伸至空腔216中，以阻挡入射至非感光区或其他邻近影像感测元件的感光区的光偏折进入 感光区10 中。然而，可了解的是，感光元件102与遮光层202之间具有间隙S，如此可避 免遮光层202阻挡到所需入射至感光区10 的光线。在实施例中，感光元件102与遮光层 202之间的间隙可介于2 μ m至100 μ m之间。优选者，感光元件102与遮光层202之间的水 平间距S可介于5 μ m至40 μ m之间。请参阅图2D，可以上盖层200为承载基板，自晶片100的背面IOOa进行蚀刻，例如 通过各向异性蚀刻工艺去除部分的晶片100，以于其中形成暴露出导电垫结构104的连通 开口 IOOha 及 IOOhb。图2E显示晶片100的较大范围的剖面图，除了图2D所示的部分管芯区外，还包括 相邻的切割区域以及另一管芯区。如图2E所示，在开口 IOOha及IOOhb内选择性形成露出导电垫结构104的绝缘层 120，例如高分子，如聚酯亚胺(PI)薄膜，可先通过热氧化法或等离子体化学气相沉积法， 同时形成氧化硅层于开口 IOOha及IOOhb内，其并可延伸至晶片100的背面100a，接着，除 去开口 IOOha及100t!b的底部上的绝缘层(例如通过光刻工艺)以暴露出导电垫结构104。 在此实施例中，开口 IOOha及IOOhb内的绝缘层120同时形成。接着，如图2F所示，在开口 IOOha及开口 IOOhb中分别形成第一导电层130a及第 二导电层130b。在此实施例中，第一导电层130a及第二导电层130b为重布线路图案，因此 其除了形成于开口 IOOhaUOOhb的侧壁上，还进一步延伸至晶片100的下表面IOOa上。第一导电层130a及第二导电层130b的形成方式可包括物理气相沉积、化学气相 沉积、电镀、或无电镀等，其材料可为金属材料，例如铜、铝、金、或前述的组合。第一导电 层130a及第二导电层130b的材料还可包括导电氧化物，例如氧化铟锡(ΙΤ0)、氧化铟锌 (ΙΖ0)、或前述的组合。在实施例中，于整个晶片100上顺应性形成导电层，接着将导电层图 案化为例如图2F所示的导电图案分布，形成导电通道。虽然，在图2F中的导电层是顺应 性形成于开口 IOOha及IOOhb的侧壁上，然在其他实施例中，导电层亦可大抵分别将开口 IOOha及IOOtib填满。此外，在此实施例中，开口 IOOha及IOOhb内的第一导电层130a及第 二导电层130b与晶片100之间是由同一绝缘层120所隔离。此外，上述实施例的导电通道 的结构和位置仅为其中一实施例的说明，并非特别限定，例如其亦可形成于切割道的位置 上。接续，请参阅图2G，其显示保护层140的形成方式。在本发明实施例中，保护层 140例如为阻焊膜(solder mask)，可经由涂布防焊材料的方式于晶片背面100a处形成保 护层140。然后，对保护层140进行图案化工艺，以形成暴露部分第一导电层130a及第二导 电层130b的多个终端接触开口。然后，在终端接触开口处形成凸块下金属层(Under Bump Metallurgy, UBM)(未显示)和导电凸块150。举例而言，由导电材料构成的凸块下金属层 (UBM)可以是金属或金属合金，例如镍层、银层、铝层、铜层或其合金；或者是掺杂多晶硅、 单晶硅、或导电玻璃层等材料。此外，耐火金属材料例如钛、钼、铬、或是钛钨层，亦可单独或 和其他金属层结合。而在特定实施例中，镍/金层可以局部或全面性的形成于金属层表面。其中导电凸块150可通过第一导电层130a及第二导电层130b而电性连接至导电垫结构 104。接着，沿着周边接垫区的切割区SC将半导体基板100分割，即可形成多个分离的芯片 封装体。图2H显示切割所形成的芯片封装体250的剖面图。如图中所示，芯片封装体250 包含芯片，其上设有含半导体元件102的感光区102a，芯片上方设有上盖层200，上盖层200 与芯片之间设有间隔层204，且此间隔层204围绕半导体元件102形成空腔216。此外，另 有遮光层202设于该上盖层200与该间隔层204之间，此遮光层202覆盖间隔层204的上 表面，且延伸至该空腔216中，以及在间隔层204与芯片之间还包括粘着层206。图3A至;3B亦显示上述实施例的变化例。在此实施例中，相同的标号代表与前述 实施例相同的材料或形成方式。参见图3A，其中遮光层202可不需完全覆盖间隔层204的 上表面，而仅与间隔层204部分重叠。在实施例中，此重叠部分d可随应用上的需求作不同 调整，重叠部分d的最小值可为5 μ m，或不大于间隔层204宽度w的二分之一。或者，该重 叠部分d等同于该间隔层宽。接着，进行如图2D至图2H的工艺，所得到的芯片封装体350 如图3B所示。图4A至4D为本发明另一实施例的芯片封装体于各工艺步骤的剖面图。在此实施 例中，除非特别说明，相同的标号代表与前述实施例相同的材料或形成方式。本实施例与前 述实施例的主要差异在于将间隔层直接形成在晶片上(dam-on-wafer)。首先，参见图4A， 提供如图IB的晶片100，在其上以沉积及光刻工艺方式形成间隔层204，其中此间隔层204 围绕感光元件102。接着，参见图4B，提供上盖层200，并于上盖层200上形成遮光层202。如前述，遮光 层202可包括黑光致抗蚀剂(black resin)、底层抗反射涂料(BARC)、金属材料如铬(Cr)、 或其他有机/无机吸光材料，例如染料、颜料等。或者，遮光层202亦可包含多层具吸光范 围不同的膜层(未显示)，例如各膜层包含各种吸光范围不同或甚至彼此吸收波长互补的 吸光材料。感光元件102与遮光层202之间具有间隙S，例如间隙S可介于2 μ m至100 μ m 之间。优选者，感光元件102与遮光层202之间的水平间距S可介于5 μ m至40 μ m之间。接着，参见图4C，以印刷方式涂布粘着层206于间隔层204上，通过此设置于间隔 层204上的粘着材料206，接合上盖层200与晶片100。如此，间隔层204介于上盖层200 与晶片100之间，围绕感光元件102并与上盖层200及晶片100形成空腔。值得注意的是， 遮光层202的图案优选大于间隔层204，以使上盖层200与晶片100接合后，遮光层204除 覆盖间隔层204的上表面外，亦具有部分延伸至空腔中。在上盖层200与晶片100结合后，进行如图2D至图2H的工艺，形成如图4D所示 的芯片封装体350，其中芯片封装体450包含芯片，具有半导体元件102的感光区102a，芯 片上方设置有上盖层200，上盖层200与该芯片之间设置有间隔层204，且此间隔层204围 绕半导体元件10 形成空腔216。此外，另有遮光层202设置于上盖层200与间隔层204 之间，其中遮光层202部分延伸至空腔216中，且间隔层204与遮光层202之间还包括粘着 层206。值得注意的是，在其他实施例中，遮光层202亦可如图:3B中的未完全覆盖间隔层 204的上表面，而仅与间隔层204部分重叠。图5A至5D显示本发明又一实施例的芯片封装体于各工艺步骤的剖面图。在此实 施例中，除非特别说明，相同的标号代表与前述实施例相同的材料或形成方式。本实施例与
8前述实施例的主要差异在将遮光层顺应性地覆盖于间隔层及上盖层上。首先，参见图5A， 其显示以例如沉积及光刻工艺形成间隔层204于上盖层200上。接着，参见图5B，以涂布 或沉积方式，顺应性沉积遮光层202于该间隔层204及上盖层200上。值得注意的是，如图 5B所示，遮光层202不仅覆盖间隔层204的上表面，亦延伸覆盖部分的上盖层200及间隔 层204的侧壁。如前述，遮光层202可包括黑光致抗蚀剂(blackresin)、底层抗反射涂料 (BARC)、金属材料如铬(Cr)、或其他有机/无机吸光材料，例如染料、颜料等。或者，遮光层 202可包含多层具吸光范围不同的膜层(未显示)，例如各膜层包含各种吸光范围不同或甚 至彼此吸收波长互补的吸光材料。接着，参见图5C，在遮光层202上设置粘着层206，并通过此粘着材料接合晶片100 及上盖层200。间隔层204于晶片100与上盖层200之间形成空腔216。可了解的是，感光 元件102与遮光层202之间具有间隙S，例如介于2 μ m至100 μ m之间或5 μ m至40 μ m之 间。因此，感光元件102亦由该间隔层204所围绕，且遮光层202部分延伸至空腔216中。接着，进行如图2D至2H的工艺，形成如图5D所示的芯片封装体550，其中芯片封 装体550包含芯片，具有含半导体元件102的感光区102a，芯片上方设置有上盖层200，上 盖层200与芯片之间设置有间隔层204，且间隔层204围绕半导体元件102成空腔216。此 外，另有遮光层202设置于该间隔层204与该芯片之间，此遮光层202沿着间隔层204的侧 壁延伸至上盖层200上，其中遮光层202与芯片之间还包括粘着层206。值得注意的是，在 其他实施例中，遮光层202亦可如图:3B中的未完全覆盖间隔层204的上表面，而仅与间隔 层204部分重叠。在本发明实施例中，提供在芯片与其上的上盖层之间设有一层遮光层，以改善已 知技术中，入射至非感光区的光偏折进入感光区，或应入射至邻近元件的感光区的光因偏 折进入感光区中而造成的光串扰效应。此外，在本发明实施例中，遮光层可直接形成在上盖 层或间隔层上，或仅需部分覆盖间隔层的上表面，因此，可依据工艺或设计上的需要作各种 调整以达到最佳效果。虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何本领域一般技 术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范 围当视权利要求所界定为准。
权利要求
1.一种芯片封装体，包括 芯片，具有半导体元件；上盖层，设置于该芯片的上方；间隔层，设置于该上盖层与该芯片之间，并围绕该半导体元件形成空腔；以及 遮光层，设置于该上盖层与该芯片之间，该遮光层与该间隔层具有重叠部分，且延伸至 该空腔中。
2.如权利要求1所述的芯片封装体，其中该半导体元件与该遮光层间隔水平距离。
3.如权利要求2所述的芯片封装体，其中该水平距离介于2μ m至100 μ m之间。
4.如权利要求1所述的芯片封装体，其中该重叠部分等同于该间隔层宽。
5.如权利要求1所述的芯片封装体，其中该重叠部分不大于该间隔层宽度的二分之ο
6.如权利要求1所述的芯片封装体，其中该遮光层包括染料、颜料、金属材料、黑光致 抗蚀剂或抗反射涂料。
7.如权利要求1所述的芯片封装体，其中该间隔层设置于该遮光层与该芯片之间。
8.如权利要求7所述的芯片封装体，其中该间隔层与该遮光层之间还包括粘着层。
9.如权利要求7所述的芯片封装体，其中该间隔层与该芯片之间还包括粘着层。
10.如权利要求1所述的芯片封装体，其中该间隔层设置于该遮光层及该上盖层之间。
11.如权利要求10所述的芯片封装体，其中该遮光层包括由该重叠部分沿着该间隔层 的侧壁延伸至该上盖层上的部分。
12.如权利要求1所述的芯片封装体，其中该遮光层包括多层吸光波长范围不同的膜层。
13.—种芯片封装体的制造方法，包括下列步骤提供上盖层及包括多个芯片的晶片，其中每一芯片上设有半导体元件； 接合该上盖层与该晶片，且在两者之间设置间隔层及遮光层，其中该间隔层围绕该半 导体元件，在该上盖层及该芯片之间形成空腔，其中该遮光层与该间隔层具有重叠部分，且 延伸至该空腔中；以及切割该晶片以分离该多个芯片。
14.如权利要求13所述的芯片封装体的制造方法，其中该半导体元件与该遮光层间隔 水平距离。
15.如权利要求13所述的芯片封装体的制造方法，其中该遮光层包括染料、颜料、金属 材料、黑光致抗蚀剂、抗反射涂料或前述材料的组合。
16.如权利要求13所述的芯片封装体的制造方法，其中接合该上盖层与该晶片的步 骤，还包括形成间隔层于该芯片上； 形成遮光层于该上盖层上；及 以粘着层接合该间隔层与该遮光层。
17.如权利要求13所述的芯片封装体的制造方法，其中接合该上盖层与该晶片的步 骤，还包括形成遮光层于该上盖层上；形成间隔层于该遮光层上，部分覆盖该遮光层；及 以粘着层接合该间隔层及该芯片。
18.如权利要求13所述的芯片封装体的制造方法，其中接合该上盖层与该晶片的步 骤，还包括形成间隔层于该上盖层上； 顺应性形成遮光层于该间隔层及该上盖层上；及 以粘着层接合该间隔层上的遮光层及该芯片。
19.如权利要求18所述的芯片封装体的制造方法，其中该遮光层覆盖该间隔层的侧壁。
20.如权利要求13所述的芯片封装体的制造方法，其中该遮光层包括多层吸光波长范 围不同的膜层。
全文摘要
本发明提供一种芯片封装体及其制造方法，该芯片封装体包括芯片，具有元件区；上盖层，设置于该芯片的上方；间隔层，设置于该上盖层与该芯片之间，并围绕该半导体元件形成空腔；遮光层，设置于该上盖层与该芯片之间，该遮光层与该间隔层具有重叠部分，且延伸至该空腔中。
文档编号H01L21/50GK102130090SQ201010618069
公开日2011年7月20日 申请日期2010年12月31日 优先权日2009年12月31日
发明者刘沧宇, 林柏伸, 许传进, 颜裕林 申请人:精材科技股份有限公司