专利名称：半导体器件部件及方法
技术领域：
本发明涉及半导体领域，更具体地，本发明涉及一种半导体器件部件及方法。
背景技术：
半导体器件被使用在多种电子应用中，例如，诸如个人计算机、移动电话、数码相机、以及其他电子设备。通常通过在半导体衬底上方按顺序沉积绝缘层或介电层、导电层以及半导体材料层并且使用光刻对各个材料层进行图案化形成电路部件及其上的元件来制造半导体器件。
半导体工业通过不断减小最小部件尺寸来改进各个电子部件(例如，晶体管、二极管、电容器、电阻器等)的集成密度，这使得能够将更多的部件集成到给定的区域内。然而，随着器件尺寸的减小，产生了制造问题和可靠性问题。例如，随着电子器件(诸如，集成电路(IC))的结构尺寸的减小，增加了电迁移的问题。
电迁移是由电流导致导体中的原子由于导电电子和扩散金属原子之间的动量传递而逐渐移动或迁移所造成的材料迁移。在使用了高电流密度和高温度的应用(诸如，微电子器件)中，该电迁移作用是非常明显的。电迁移降低了集成电路的可靠性，并且能够导致一个或多个连接件最终损毁或间歇故障。该迁移可能会导致导线的一端由于原子的离开而变细或变空，并且可能会导致导线的另一端由于原子的积聚而产生凸起(hillock)或材料增多(biuld-up)。导线形状的改变可以导致电阻增大并且可能会产生断路或 短路。
因此，本领域需要一种对半导体器件的导电材料层中的电迁移进行测试和特征化的改进方法和结构。
电编程熔丝(eFuse)是一种半导体器件的芯片上部件，该芯片上部件在大量电流流经eFuse时使用电迁移来进行编程。例如，eFuse用于通过连接或断开多余的电路或存储单元来改变1C，从而对IC进行修理或增加晶圆上的可用IC的数量。
本领域还需要一种改进的eFuse结构及其制造方法。发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体器件部件，包括导电部分，具有第一表面、与所述第一表面相对的第二表面、第一端部、以及与所述第一端部相对的第二端部；第一通孔，在所述第一端部处与所述导电部分的所述第二表面相连接；第二通孔，在所述第二端部处与所述导电部分的所述第一表面相连接； 以及第三通孔，在所述第二端部处与所述导电部分的所述第二表面相连接。
在该半导体器件部件中，进一步包括第四通孔，在所述第一端部处与所述导电部分的所述第一表面相连接。
在该半导体器件部件中，所述第一通孔与邻近所述第四通孔的所述导电部分的所述第二表面相连接，并且其中，所述第三通孔与邻近所述第二通孔的所述导电部分的所述第二表面相连接。
在该半导体器件部件中，所述第四通孔设置在所述导电部分上的所述第一通孔的正上方，并且其中，所述第二通孔设置在所述导电部分上的所述第三通孔的正上方。
在该半导体器件部件中，进一步包括第一导线，与所述第一通孔相连接；第二导线，与所述第二通孔相连接；第三导线，与所述第三通孔相连接；以及第四导线，与所述第四通孔相连接，其中，所述第一导线和所述第三导线设置在半导体器件的工件上方的第一金属化层中，其中，所述导电部分设置在所述第一金属化层上方的第二金属化层中，其中， 所述第四导线和所述第二导线设置在所述第二金属化层上方的第三金属化层中，其中，所述第一通孔和所述第三通孔设置在第四通孔层中，所述第四通孔层设置在所述第一金属化层和所述第二金属化层之间，并且其中，所述第四通孔和所述第二通孔设置在第一通孔层中，所述第一通孔层设置在所述第二金属化层和所述第三金属化层之间。
在该半导体器件部件中，所述导电部分具有第一宽度，并且其中，所述第一导线、 所述第二导线、所述第三导线、以及所述第四导线具有第二宽度，所述第二宽度大于所述第一宽度。
在该半导体器件部件中，所述第一通孔、所述第二通孔、所述第三通孔、以及所述第四通孔基本上在其至少一部分上具有所述第一宽度。
根据本发明的另一方面，提供了一种半导体器件，包括工件；多层金属化层，设置在所述工件上方；以及半导体器件部件，设置在所述多层金属化层中，所述半导体器件部件包括导电部分，具有第一表面、第二表面、第一端部、以及第二端部；第一通孔，在所述第一端部处与所述导电部分的所述第二表面相连接；第二通孔，在所述第二端部处与所述导电部分的所述第一表面相连接；以及第三通孔，在所述第二端部 处与所述导电部分的所述第二表面相连接。
在该半导体器件中，所述半导体器件部件设置在半导体晶圆的划片槽上，设置在半导体晶圆的专用测试集成电路上或设置在功能性集成电路上。
在该半导体器件中，所述半导体器件部件用于基于所述半导体器件部件的电阻测量值来确定所述半导体器件部件的一部分由于电迁移而造成的故障。
在该半导体器件中，所述半导体器件部件包括第四通孔，在所述第一端部处与所述导电部分的所述第一表面相连接，所述半导体器件进一步包括第一导线，与所述第一通孔相连接；第二导线，与所述第二通孔相连接；第三导线，与所述第三通孔相连接；以及第四导线，与所述第四通孔相连接，其中，所述第一导线与第一接触焊盘相连接，其中，所述第二导线与第二接触焊盘相连接，其中，所述第三导线与第三接触焊盘相连接，并且其中，所述第四导线与第四接触焊盘相连接。
在该半导体器件中，所述半导体器件部件的所述导电部分包括电迁移(EM)测试线，并且其中，所述半导体器件部件包括电迁移测试结构。
在该半导体器件中，所述半导体器件部件的所述导电部分包括熔断片，并且其中， 所述半导体器件部件包括经过电编程的熔丝(eFuse)。
根据本发明的又一方面，提供了一种测试半导体器件的方法，所述方法包括提供工件，所述工件具有形成在其上的电迁移测试结构，所述电迁移测试结构包括电迁移 (EM)测试线，具有第一表面、第二表面、第一端部、以及第二端部；第一通孔，在所述第一端部处与所述EM测试线的所述第二表面相连接；第二通孔，在所述第二端部处与所述EM测试线的所述第一表面相连接；第三通孔，在所述第二端部处与所述EM测试线的所述第二表面相连接；以及第四通孔，在所述第一端部处与所述EM测试线的所述第一表面相连接；确定所述EM测试线的初始第一电阻；向所述EM测试线施加电流；在向所述EM测试线施加电流之后，确定所述EM测试线的第二电阻；以及将所述第二电阻与所述初始第一电阻相比较， 从而确定出所述EM测试线的电迁移量。
在该方法中，进一步包括在向所述EM测试线施加所述电流的同时，将所述半导体器件暴露于升高的温度。
在该方法中，向所述半导体器件部件施加电流包括从所述第四通孔到所述第三通孔施加电流，从所述第四通孔到所述第二通孔施加电流，从所述第一通孔到所述第三通孔施加电流，和/或从所述第一通孔到所述第二通孔施加电流。
在该方法中，施加所述电流包括施加第一电流，其中，确定所述第二电阻包括 向所述EM测试线施加第二电流，测量由所述第二电流产生的所述EM测试线两端的电压，以及基于所述第二电流和所述测量出的所述电压来计算所述第二电阻。
在该方法中，向所述EM测试线施加所述第二电流包括从所述第四通孔到所述第三通孔施加所述第二电流，从所述第四通孔到所述第二通孔施加所述第二电流，从所述第一通孔到所述第三通孔施加所述第二电流，和/或从所述第一通孔到所述第二通孔施加所述第二电流。
在该方法中，进一步包括基于施加所述第二电流的位置，确定所述EM测试线中的电迁移损伤的位置。
在该方法中，确定所述电迁移损伤的位置包括确定所述电迁移损伤是否位于所述EM测试线中、所述EM测试线的所述第一通孔中、所述EM测试线的所述第二通孔中、所述 EM测试线的所述第三通孔中、和/或所述EM测试线的所述第四通孔中。
为了更全面地理解实施例及其优势，现将结合附图所进行的描述作为参考，其中
图1示出的是根据本发明的实施例的新式半导体器件部件的截面图2是图1中所示的半导体器件部件的俯视图3示出的是半导体器件部件的通孔的更详细的截面图4是图3中所示的通孔的俯视图5示出的是半导体晶圆以及本发明的实施例的半导体器件部件形成在该晶圆上的各个位置；
图6是示出了图1中所示的半导体器件部件的使用方法的流程图；以及
图7A和图7B分别示出了本发明的实施例的eFuse在编程之前和之后的示意性视图。
除非另行指出，不同附图中的相应标号和标志大体上涉及的是相应的部分。这些附图被绘制用于清楚地说明实施例的相关方面并且没必要按照比例绘制。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
本发明的实施例涉及的是经由电迁移而改变的半导体器件和半导体器件部件的电迁移测试。在此将描述包括了电迁移测试结构和eFuse的新式半导体器件部件和方法， 该半导体器件部件具有至少三个与导电部分相连接的通孔，该导电部分包括电迁移测试结构的电迁移(EM)测试线或eFuse的熔断片(fuse link)。
首先参考图1，示出了根据本发明的实施例的新式半导体器件部件110的截面图。 该半导体器件部件110形成在多个金属化层V1、Ml和V2中。该半导体器件部件110可以包括，例如，电迁移测试结构或eFuse。
半导体器件部件110包括导电部分114，该导电部分具有第一表面116以及与第一表面116相对的第二表面118。导电部分114可以包括EM测试线或电迁移测试结构的应力线。导电部分114可以可选地包括eFuse的熔断片。在一些实施例中，导电部分114在俯视图中可以具有等于半导体器件的最小部件尺寸的宽度。在本文中将进一步描述与导电部分114电连接的至少三个通孔124b、124c和124d。
半导体器件部件HO包括与第一端部120处的导电部分114的第二表面118连接的第一通孔124b。第一通孔124b在第一端部120处与邻近的层Vl中的导电部分114相连接，并且设置在该导电部分114下面。半导体器件部件110还包括第二通孔124c，该第二通孔在第二端部122处与导电部分114的第一表面116相连接。第二通孔124c在第二端部 122处与邻近的层V2中的导电部分114相连接，并且设置在该导电部分114上方。半导体器件部件110进一步包括第三通孔124d，该第三通孔在第二端部122处与导电部分114的第二表面118相连接。第三通孔124d在第二端部122处与相邻的Vl层中的导电部分114 相连接，并且设置在该导电部分114下面。在一些实施例中，半导体器件部件110可以包括可选的第四通孔124a，该第四通孔在第一端部120处与导电部分114的第一表面116相连接。如所示，第四通孔124a在第一端部120处与邻近的层V2中的导电部分114相连接，并且设置在该导电部分114上方。 图1中的半导体器件部件110的截面图中示出了该第四通孔124a ;然而，可选地，在一些实施例中，第四通孔124a可以不包括在该结构中。
第一通孔124b与邻近第四通孔124a(如果包括的话)的导电部分114的第二表面118相连接，第三通孔124d与邻近第二通孔124c的导电部分114的第二表面118相连接。在一些实施例中，如所示，第四通孔124a直接设置在导电部分114上的第一通孔124b 上方，第二通孔124c设置在导电部分114上的第三通孔124d正上方。
第一导线126b与第一通孔124b相连接，与第一通孔124b的底部在邻近的层Ml中连接。类似地，如图1的截面图所示，第二导线126c和第三导线126d分别与第二通孔124c 和第三通孔124d在邻近的层Ml和M3中相互连接。如果可选的第四通孔124a被包括在该结构中的话，该可选的第四导线126a可以与第四通孔124a相连接。例如，第四导线126a 与第四通孔124a的顶部在相邻的层M3中电连接。
导线126a、126b、126c和126d分别与接触焊盘128a、128b (以及128c和128d，未示出)相连接，在一些实施例中，这些接触焊盘可以相互电连接来测试半导体器件部件110，其中，例如，该半导体器件部件110包括电迁移测试结构。在一些实施例中，新式半导体器件部件110具有通过在半导体器件部件110上实施测试来测试金属化层V1、M2以及V2的电迁移性能和损伤的能力，其中，半导体器件部件110包括电迁移测试结构，在本文中将进一步描述此结构。可选地，在一些实施例中，为了对半导体器件部件110进行编程，可以分别将接触焊盘128a、128b(以及128c和128d，未示出)电连接，其中，半导体器件部件110 包括eFuse。
半导体器件部件HO形成在半导体器件100上。半导体器件100包括工件102， 该工件包括半导体衬底，该半导体衬底包含硅或其他半导体材料，硅或其他半导体材料可以被例如其他绝缘层覆盖。工件102还可以包括形成在其上的其他有源部件或电路(未示出)。工件102可以包括，例如，位于单晶体硅上方的氧化硅(未示出)。可以使用，例如， 化合物半导体GaAs、InP、Si/Ge、或SiC代替硅。例如，工件102可以包括绝缘体上硅(SOI) 或绝缘体上锗(GOI)衬底。
半导体器件部件110可以形成在半导体器件100的未使用的区域或无源区域上方，或形成在半导体器件100的有源区域上方。例如，工件102可以包括其他导电层或其他半导体元件，例如，晶体管、二极管等(未示出)。工件102可以包括一个或多个形成在其上的电路层和/或电子功能器件，并且可以包括，例如，在生产线前道(FEOL)工艺中形成的导线、通孔、电容器、二极管、晶体管、电阻器、电感器和/或其他电部件(未示出)。在一些实施例中，半导体器件部件110可以形成在电路上方或形成在邻近该电路的位置上，该电路形成在工件102中或形成在工件102上。
本发明的实施例的新式半导体器件部件110可以在生产线后道(EBOL )工艺中形成在半导体器件100的上部金属化层M1、V1、M2、V2、M3或其他额外的金属化层中。金属化层Ml、M2和M3包括金属层，在该金属层处，导线形成在有源区域上方，而在其他位置上，导线则形成在工作元件102 (未示出)上方，并且通孔层Vl和V2包括金属层，在该金属层处形成了通孔，而在其他位置上，通孔则形成在工件102 (未示出)上方。第一导线126b和第三导线126d设置在半导体器件100的工件102上方的第一金属化层Ml中。导电部分114 设置在第一金属化层Ml上方的第二金属化层M2中。第四导线126a和第二导线126c设置在第二金属化层M2上方的第三金属化层M3中。第一通孔124b和第三通孔124d设置在位于第一金属化层Ml和第二金属化层M2之间的第四通孔层Vl中。第四通孔124a和第二通孔124c设置在位于第二金属化层M2和第三金属化层M3之间的第一通孔层V2中。
可以使用镶嵌技术或金属蚀刻技术来形成金属化层Ml、V1、M2、V2以及M3。在镶嵌工艺中，为了形成第一金属化层Ml，例如，将绝缘材料112a沉积在工件102上方。该绝缘材料112a可以包括，例如，二氧化硅、氮化硅、高介电常数(k)材料或低介电常数(k)材料或其组合或其多层。利用被用于电访问半导体器件部件110的第一导线126b和第三导线 126d的图案对绝缘材料112a进行图案化。然后，将包括了一种或多种材料的导电材料沉积在绝缘材料112a上方，从而填充了绝缘材料112a中的图案并且形成了第一和第三导线 126b和126d。该导电材料可以包括，例如，铜、铜合金或其他金属。使用一种或多种化学机械抛光(CMP)工艺和/或蚀刻工艺将多余的导电材料从绝缘材料112a上方去除，从而在单镶嵌工艺中形成第一和第三导线126b和126d。
也可以使用负蚀刻(subtractive etch)工艺通过沉积导电材料并且使用光刻图案化该导电材料来形成第一和第三导线126b和126d。然后，将绝缘材料112a形成在第一和第三导线126b和126d之间。可选地，可以使用其他方法将第一和第三导线126b和126d 形成在工件102上方的第一金属化层Ml中。
也可以使用所描述的用于第一金属化层Ml的方法形成其他金属化层V1、M2、V2以及M3。也可以使用双镶嵌工艺形成两个邻近的金属化层(即，例如，Vl和M2或V2和M3)。
第一金属化层Ml包括形成在绝缘材料112a内的第一和第三导线126b和126d。 第一通孔层Vl包括形成在绝缘材料112b内的第一和第三通孔124b和124d。类似的，第二金属化层M2包括形成在绝缘材料112c内的导电部分114，第二通孔层V2包括形成在绝缘材料112d内的第四和第二通孔124a和124c，并且第三金属化层M3包括形成在绝缘材料 112e内的第四和第二导线126a和126c。
图1中仅示出了一个半导体器件部件110，可选地，在工件102上方或半导体晶圆上的多个位置中，可以根据本发明的实施例将两个或更多半导体器件部件形成在工件102 上方。所示的金属化层M1、V1、M2、V2和M3被作为实例，半导体器件部件110可以形成在半导体器件100的任意金属化层中。在所示实例中示出，接触焊盘128a和128b在第三金属化层M3中；可选地，接触焊盘128a和128b可以被设置在半导体器件100的另一个顶部金属化层Mx上，而接触焊盘128a、128b、128c和128d可以与下面的导线126a、126b、126c和 126d相连接。例如,接触焊盘128b通过通孔124e与下面的导线126b相连接,该通孔延伸穿过绝缘材料112b、112c和112d内的多个金属化层V1、M2和V2。
导电部分114包括长度尺寸Cl1,此处的尺寸Cl1可以包括，例如，大约O. 01至 1200 μ m。图2示出的是图1所示的半导体器件部件110的俯视图。导电部分114具有在俯视图中的包括尺寸d2的宽度,其中，该尺寸d2包括,例如,大约O. 01至O.1 μ m。尺寸d2 在本文中也被称为第一宽度。在一些实施例中，尺寸(12可以包括，例如，半导体器件100的最小部件尺寸或最小金属宽度。导线126a和126c (还有分别设置在导线126a和126c下方的导线126b和126d)具有在俯视图中包括尺寸d3的宽度。尺寸d3在本文中也被称为第二宽度。在一些实施例中，例如，第二宽度尺寸屯大于第一宽度尺寸d2。尺寸屯至少是尺寸d2的两倍,而在一些实施例中作为另一个实例,尺寸d3大约是尺寸d2的四倍。通孔124a 和124c (还有分别设置在通孔124a和124c下方的通孔124b和124d)的至少一部分具有包括了尺寸山的宽度。在一些实施例中，尺寸d4可以具有与尺寸(12基本上相同的尺寸。可选地，尺寸(I1、尺寸d2、尺寸d3以及尺寸d3可以包括其他值。包括了尺寸d3的导线126a、 126b、126c和126d的宽度大于导电部分114以及通孔124a、124b、124c和124d的宽度，使得导线126a、126b、126c和126d能够施加相对较大的电流量，但在一些实施例中，例如，在半导体器件部件110包括电迁移测试结构的实施例中的测试工艺过程中或在半导体器件部件110包括eFuse的实施例中的编程工艺过程中，这些导线并不受到电迁移效应的影响。
图3示出的是半导体器件部件110的通孔(诸如，124a、124b、124c和124d)的更详细的截面图。图4示出的是图3中所示的通孔124的俯视图。通孔124可以包括可选的阻挡层130和设置在阻挡层130上方的导电材料132。阻挡层130可以包括厚度大约为O 至100人的Ta基、Co基、W基、Ru基、Ti基的材料或其组合或其多层。如一个实例，阻挡层 130可以包括TaN/Ta的 双层(b1-layer)。如实例所述，导电材料132可以包括W、Cu、Cu合金或其组合或其多层。可选地，阻挡层130和导电材料132可以包括其他尺寸和材料。
如所示，通孔124的顶部可以包括尺寸d4，而通孔124的底部可以包括小于尺寸d4 的尺寸d5。通孔124的侧壁可以是锥形的，并且如图4所示，俯视图中的通孔124基本上可以是圆形的。如图2所示，俯视图中的通孔124可选地可以是方形的或矩形的。在一些应用中，通孔124的阻挡层130处的电迁移容易出现问题，而在半导体器件部件110包括电迁移测试结构的实施例中，例如，新式半导体器件部件110有利地用于对由通孔124的阻挡层 130处的电迁移所造成的缺陷进行测试。
图5示出的是半导体晶圆140以及晶圆140上的可以形成本发明实施例的半导体器件部件110的多个位置。在一些应用中，半导体器件部件110形成在晶圆140的划片槽区域142内。例如，可以对制造工艺的各个阶段或在用于制造形成在晶圆140上的多个功能性集成电路146或管芯的制造工艺结束时，对晶圆140实施电迁移测试或eFuse编程。当使用管芯锯将功能性集成电路146彼此独立或分开时，会毁损形成在划片槽区域142中的半导体器件部件110。因此，在一些实施例中，半导体器件部件110可以包括牺牲性的测试结构。
在其他实施例中，半导体器件部件110可以形成在专用测试管芯144上，这些专用测试管芯144被制造在晶圆140上的预定位置中。可选地，可以将半导体器件部件110形成在功能性集成电路146上。
在半导体器件部件110包括电迁移测试结构的一些实施例中，半导体器件部件 110用于基于半导体器件部件110的电阻测量来确定由于部分半导体器件部件110的电迁移而出现的故障。图6是示出了将图1中所示的半导体器件部件作为电迁移测试结构使用的方法的流程图150。该方法包括首先测试半导体器件100，提供工件102，该工件带有在本文中所描述的形成在其上的半导体器件部件110(步骤152)。例如，如实例所述，通过在大约250至350摄氏度的高温下施加电流来确定半导体器件部件的初始的第一电阻(步骤 154)，然而也可以在其他温度下施加电流并且测量该初始第一电阻。
然后，仍然在高温下，向半导体器件部件施加电流(步骤156)。所施加的电流在本文中也被称为第一电流。如 示例所述,在大约O.1至2000小时内持续施加大约为O. 01 至O.1毫安(mA)的电流，而在该应力条件下通过第一通孔124b和第三通孔124d，通过导线124b或124d，例如，在从接触焊盘124b到128d施加电流的过程中对电阻进行监控。可选地，也可以使用其他电流量和测试时间量。例如，为了施加电流，可以接触与导电部分114 的第一面120相连接的任何接触焊盘128a(如果包括了第四通孔124a的话)或128b以及与导电部分114的第二面122相连接的任何接触焊盘128c或128d。
然后，在施加第一电流之后确定半导体器件部件110的第二电阻(步骤158)。例如，可以通过以下方法确定第二电阻使用(例如，穿过(across))接触焊盘128a(如果包括了第四通孔124a的话)或128b以及128c或128d向半导体器件部件110施加第二电流， 测量出由第二电流所产生的在半导体器件部件110两端的电压，并且基于所测量出来的第二电流和第二电压，利用欧姆定律(例如，R = V/I)来计算第二电阻。然后，将第二电阻与初始的第一电阻相比较来确定出半导体器件部件110由于施加第一电流而产生的电迁移量(步骤160)。
如果发现第二电阻基本上与初始电阻相同，那么在半导体器件部件110上不会产生大量的有害电迁移效应。然而，如果第二电阻高于初始电阻的话，那么电迁移会影响半导体器件部件110，并且可以通过电阻差值来确定电迁移损伤量。例如，如果发现第二电阻无穷大(例如，当施加第二电压时不存在电流)或发现电阻在预定值(诸如，等)之内变化的话，那么在半导体器件部件110的一部分中分别发生了断路或损伤并且使用半导体器件部件对其进行确定。因此，可以使用被用作为电迁移测试结构的新式半导体器件部件110来检测和预测半导体器件100的电迁移特性。
通孔124a、124b、124c和124d有利地为测试方法提供了灵活性。例如，可以从第四通孔124a到第三通孔124d，从第四通孔124a到第二通孔124c，从第一通孔124b到第三通孔124d和/或从第一通孔124b到第二通孔124c施加第一电流。在一些实施例中，第一电流和第二电流可以被施加在相同的电流路径中。例如，如果从第四通孔124a到第二通孔 124c施加第一电流的话，那么然后还可以从第四通孔124a到第二通孔124c施加第二电流。 可选地，可以将第一电流和第二电流施加在不同的电流路径中。
在一些实施例中，可以基于施加电流的位置来确定电迁移损伤在半导体器件部件 110中的位置。不同电流路径的测量电压可以是不同的。如一个实例，可以通过从第一通孔 124b到第三通孔124d以及从第四通孔124a到第二通孔124c施加第二电流来获得不同的电压测量值。
例如，在一些应用和所产生的一些类型的电迁移损伤中，能够确定电迁移损伤是否是由半导体器件部件110的导电部分114、第一通孔124b、第二通孔124c、第三通孔124d 和/或第四通孔124a中存在的第一电流所造成的。如一个实例，如果在施加第一电流时在半导体器件部件110的某处产生了电阻变化或断路，那么在特定的通孔124a或124b与 124c或124d之间的电阻的增大可以指出电阻增大区域或断路的位置。因为施加了电流并且测量了电压，所以，例如，非常大的电压测量值(类如，接近于测量工具上限)就表现为断路。因此，由于布置了新式元件(例如，半导体器件部件110的导电部分114和通孔124a、 124b、124c和124d)，因此不同的应力电流方向可以用于区分电迁移故障模式并且在测试工艺过程中可 以预计到半导体器件110中的可能的损伤路径。
由于电迁移取决于电流方向，所以故障位置通常仅出现在一个位置(例如，阴极位置与阳极位置)上。因此，在一些实施例中并不包括第四通孔124a，而是只有第一通孔 124b、第二通孔124c以及第三通孔124d被包括在新式半导体器件部件110中。在该实施例中，例如，从第一通孔124b到第三通孔124d或从第一通孔124b到第二通孔124c施加第一电流和第二电流。
本发明的实施例还可以被实现为eFuse。例如，本文中所述的半导体器件部件可以被实现为导电部分114包括半导体器件部件的熔断片，该半导体器件部件包括eFuse。图7A 和图7B分别示出了本发明的实施例的eFuse 110在编程之前和之后的示意性视图。为了编程或“熔断” eFuse 110，从第一通孔124b到第二通孔124c或从第一通孔124b到第三通孔124d施加电流,在未包括第四通孔124a的实施例中，有利地,为了编程eFuse 110而提供两个电流路径。在包括了第四通孔124a的实施例中，有利地,eFusellO可以利用选择第四电流路径来进行编程，该第四电流路径也包括从第四通孔124a到第二通孔124c或从第四通孔124a到第三通孔124d施加电流，从而使eFuse 110具有明显的编程灵活性。该新式eFuse 110形成在半导体器件100的金属化层Ml、V1、M2、V2和M3中，而不形成在FEOL 工艺中。
本发明实施例的优点包括提供了新式半导体器件部件110和方法。该包括了电迁移测试结构的半导体器件部件110和方法模仿半导体器件100上的功能电路(例如，金属化层)并且用于探测导线配置缺陷，该半导体器件部件尤其被使用在先进的金属化系统和互连系统中。例如，可以区分出源于电迁移的不同故障模式，包括指出通孔阻挡层130是否过薄。使用该半导体器件部件110和方法可以实现更精确的电迁移寿命预测。可以测试出整个测试工艺损伤路径来确定半导体器件部件中的电迁移损伤位置。半导体器件部件110 可以可选地包括eFuse,该eFuse具有明显的编程灵活性,在该eFuse中有意施加高电流来造成电迁移故障并且对eFuse进行编程。如实例所述，eFuse可以被编程并且被用来修理电路，从而利用备用的电路、多余的电路(这些电路形成在工件102上方的其他位置，图中未示出)来代替正在故障的或已故障的电路或用来增加工件120上方的可用IC的数量。在半导体器件100 (新式半导体器件部件110形成在该半导体器件100上)的制造工艺流程中可以容易实现该新式半导体器件部件110和设计。
本发明的实施例包括在本文中所述的半导体器件部件110和包括了该半导体器件部件110的半导体器件100。本发明的实施例还包括了使用在本文中所述的包括了电迁移测试结构的新式半导体器件部件110测试半导体器件100电迁移的方法。本发明的实施例还包括了制造半导体器件部件110的方法以及对包括了在本文中所述的eFuse的半导体器件部件110的熔断片进行编程的方法。
根据本发明的一个实施例，一种半 导体器件部件包括导电部分，该导电部分具有第一表面、与第一表面相对的第二表面、第一端部以及与第一端部相对的第二端部。第一通孔在第一端部处与导电部分的第二表面相连接。第二通孔在第二端部处与导电部分的第一表面相连接，并且第三通孔在第二端部处与导电部分的第二表面相连接。
根据另一个实施例，一种半导体器件包括工件和多个设置在该工件上方的金属化层。半导体器件部件设置在多个金属化层中，该半导体器件部件包括导电部分，该导电部分具有第一表面、第二表面、第一端部、以及第二端部。该半导体器件部件还包括在第一端部处与导电部分的第二表面相连接第一通孔、在第二端部处与导电部分的第一表面相连接的第二通孔、以及在第二端部处与导电部分的第二表面相连接的第三通孔。
根据又一个实施例，一种测试半导体器件的方法包括提供工件，该工件具有形成在其上的在本文中所描述的电迁移测试结构，并且确定电迁移测试结构的EM测试线的初始第一电阻。向该EM测试线施加电流，并且在向EM测试线施加电流之后，确定出EM测试线的第二电阻。将第二电阻与初始第一电阻相比较，从而确定出EM测试线的电迁移量。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和变化。例如，本领域的技术人员将容易地理解，可以在本发明的范围内对此处所述的多种部件、功能、工艺以及材料进行改变。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、 装置、方法和步骤的特定实施例。作为本领域普通技术人员应容易理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求旨在包括在这样的工艺、机器、制造、材料组分、装置、方法、或步骤的范围内。
权利要求
1.一种半导体器件部件，包括导电部分，具有第一表面、与所述第一表面相对的第二表面、第一端部、以及与所述第一端部相对的第二端部；第一通孔，在所述第一端部处与所述导电部分的所述第二表面相连接；第二通孔，在所述第二端部处与所述导电部分的所述第一表面相连接；以及第三通孔，在所述第二端部处与所述导电部分的所述第二表面相连接。
2.根据权利要求1所述的半导体器件部件，进一步包括第四通孔，在所述第一端部处与所述导电部分的所述第一表面相连接。
3.根据权利要求2所述的半导体器件部件，其中，所述第一通孔与邻近所述第四通孔的所述导电部分的所述第二表面相连接，并且其中，所述第三通孔与邻近所述第二通孔的所述导电部分的所述第二表面相连接。
4.根据权利要求2所述的半导体器件部件，其中，所述第四通孔设置在所述导电部分上的所述第一通孔的正上方，并且其中，所述第二通孔设置在所述导电部分上的所述第三通孔的正上方。
5.根据权利要求2所述的半导体器件部件，进一步包括第一导线，与所述第一通孔相连接；第二导线，与所述第二通孔相连接；第三导线，与所述第三通孔相连接；以及第四导线，与所述第四通孔相连接，其中，所述第一导线和所述第三导线设置在半导体器件的工件上方的第一金属化层中，其中，所述导电部分设置在所述第一金属化层上方的第二金属化层中，其中，所述第四导线和所述第二导线设置在所述第二金属化层上方的第三金属化层中，其中，所述第一通孔和所述第三通孔设置在第四通孔层中，所述第四通孔层设置在所述第一金属化层和所述第二金属化层之间，并且其中，所述第四通孔和所述第二通孔设置在第一通孔层中，所述第一通孔层设置在所述第二金属化层和所述第三金属化层之间。
6.根据权利要求5所述的半导体器件部件，其中，所述导电部分具有第一宽度，并且其中，所述第一导线、所述第二导线、所述第三导线、以及所述第四导线具有第二宽度，所述第二宽度大于所述第一宽度。
7.根据权利要求6所述的半导体器件，其中，所述第一通孔、所述第二通孔、所述第三通孔、以及所述第四通孔基本上在其至少一部分上具有所述第一宽度。
8.一种半导体器件，包括工件；多层金属化层，设置在所述工件上方；以及半导体器件部件，设置在所述多层金属化层中，所述半导体器件部件包括导电部分，具有第一表面、第二表面、第一端部、以及第二端部；第一通孔，在所述第一端部处与所述导电部分的所述第二表面相连接；第二通孔，在所述第二端部处与所述导电部分的所述第一表面相连接；以及第三通孔，在所述第二端部处与所述导电部分的所述第二表面相连接。
9.根据权利要求8所述的半导体器件，其中，所述半导体器件部件设置在半导体晶圆的划片槽上，设置在半导体晶圆的专用测试集成电路上或设置在功能性集成电路上。
10.根据权利要求8所述的半导体器件，其中，所述半导体器件部件用于基于所述半导体器件部件的电阻测量值来确定所述半导体器件部件的一部分由于电迁移而造成的故障。
全文摘要
本发明公开的是半导体器件部件及方法。在一个实施例中，半导体器件部件包括导电部分，该导电部分具有第一表面、与第一表面相对的第二表面、第一端部、以及与第一端部相对的第二端部。第一通孔在第一端部处与导电部分的第二表面相连接。第二通孔在第二端部处与导电部分的第一表面相连接，并且第三通孔在第二端部处与导电部分的第二表面相连接。
文档编号H01L23/525GK103000614SQ20121001527
公开日2013年3月27日 申请日期2012年1月17日 优先权日2011年9月13日
发明者林碧玲, 林建宏, 谢明宏, 陈立德, 施教仁, 邱垂青 申请人:台湾积体电路制造股份有限公司