一种半导体结构及其制造方法
【专利摘要】本发明提供一种半导体结构，包括半导体衬底和位于半导体衬底上方的至少两个半导体鳍片，其中：所述至少两个半导体鳍片的方向相互平行；以及所述至少两个半导体鳍片相互平行的侧面的晶面互不相同。本发明还提供一种用于制造上述半导体结构的方法。本发明提供的技术方案具有如下优点：通过改变部分衬底的晶向，可以在衬底表面上形成平行的，具有不同侧面晶面的两种半导体鳍片；所述两种半导体鳍片侧面晶面分别为{100}和{110},分别被用于形成NMOS和PMOS器件，有利于提高CMOS电路整体性能；由于两种半导体鳍片结构是平行的，利于减小光刻难度，以及避免晶圆面积浪费。
【专利说明】一种半导体结构及其制造方法
【技术领域】
[0001]本发明涉及包含鳍片的半导体结构及其制造方法，具体地涉及用于FinFET的半导体鳍片及其制造方法。
【背景技术】
[0002]体硅FinFET (鳍式场效应晶体管)的常规制造工艺是从衬底形成延伸的薄鳍，之后形成栅极介质层和栅极，最终形成晶体管。研究发现，当晶体管沟道方向沿{110}晶面的[110]晶向时，PMOS的空穴迁移率最高，而当晶体管沟道方向沿{100}晶面的[110]晶向时，NMOS的电子迁移率最高(如图1所示)。因此，为了提高CMOS电路性能，有人提出将PMOS和NMOS的鳍片半导体结构分别制作在侧面晶面为{110}和{100}的半导体鳍片上，其典型的工艺是采用晶面{100}，晶向[110]的衬底作为基底材料。方法是沿衬底[110]晶向刻蚀形成第一种半导体鳍片，沿衬底[100]晶向刻蚀形成第二种半导体鳍片，分别以第一种半导体鳍片和第二种半导体鳍片为结构基础形成PMOS和NMOS器件。图2a示出了经典体硅FinFET结构示意图，图2b表明在一般方法中，采用旋转FinFET的方法形成所需要的鳍片侧面晶向结构。
[0003]这种方式的缺点非常明显:PMOS和NMOS器件的鳍片结构不平行。这样的设计不仅会增加光刻难度，也导致浪费更多的晶圆面积，最终增加成本。
[0004]因此，需要对此方法进行改进。
【发明内容】
[0005]本发明的目的是提供一种改进的半导体鳍片结构及其制造方法，有利于减小光刻难度，以及避免晶圆面积浪费。
[0006]本发明提供了一种半导体结构，包括半导体衬底和位于半导体衬底上方的至少两个半导体鳍片，其中:
[0007]所述至少两个半导体鳍片的方向相互平行；以及
[0008]所述至少两个半导体鳍片相互平行的侧面的晶面互不相同。
[0009]本发明还提供了一种半导体结构的制造方法，其中包括如下步骤:
[0010]提供第一半导体衬底，其具有第一晶面以及在所述第一晶面上预定第一晶向；
[0011]提供第二半导体衬底，其具有第二晶面以及在所述第二晶面上预定第二晶向；
[0012]将所述第二半导体衬底相对于所述第一半导体衬底旋转，使得所述第一晶向与所述第二晶向形成预定角度；
[0013]将所述第一半导体衬底与所述第二半导体衬底进行键合；
[0014]选择性地对局部的所述第一半导体衬底和其下方部分第二半导体衬底进行非晶化处理；
[0015]对所述第一半导体衬底和所述第二半导体衬底中非晶化区域进行选择性固相外延，形成外延层，所述外延层具有与所述第二半导体衬底相同的晶向；[0016]分别在所述外延层和所述第一半导体衬底上形成相互平行的至少两个半导体鳍片。
[0017]与现有技术相比，采用本发明提供的技术方案具有如下优点:
[0018]通过改变部分衬底的晶向，可以在衬底表面上形成平行的，具有不同侧面晶面的两种半导体鳍片；所述两种半导体鳍片侧面晶面分别为{100}和{110}，分别被用于形成NMOS和PMOS器件，有利于提高CMOS电路整体性能；由于两种半导体鳍片结构是平行的，利于减小光刻难度，以及避免晶圆面积浪费。
【专利附图】
【附图说明】
[0019]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显，附图中相同或相似的附图标记代表相同或相似的部件。
[0020]图1所示为在不同晶向的Si衬底上，载流子速度作为所采用的掺杂浓度的函数的曲线图；
[0021]图2a和2b所不为现有制造技术的体娃FinFet结构不意图和晶圆上的FinFet晶向选择示意图；
[0022]图3为本发明方法所描述的半导体结构制造方法流程图；以及
[0023]图4?图10为根据本发明的方法制造半导体结构的每个阶段的示意图。
【具体实施方式】
[0024]下面详细描述本发明的实施例，所述实施例的示例在附图中示出。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0025]下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本发明提供了各种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工艺的可应用性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
[0026]本发明的半导体结构适合应用于CMOS器件电路。其主要形成过程为:首先将沿同一方向具有不同晶向的半导体衬底键合，形成一种组合半导体结构；其次利用离子注入将所述结构的部分区域非晶化，之后通过固相外延，形成具有至少两种晶向的半导体结构表面；然后，在所述具有不同晶向的半导体结构表面形成相互平行的半导体鳍片结构，所述半导体鳍片结构侧面具有不同的晶面，因此可针对性地形成不同类型器件，以利于提高电路性能。
[0027]本发明的主要优势在于:
[0028]提供了一种结构和制造方法，在同一衬底表面形成具有不同侧面晶面的半导体鳍片结构，可用以提高CMOS电路性能，且所述半导体鳍片结构互相平行。平行的半导体鳍片结构有利于减小后续光刻工艺难度，降低几何结构复杂度，提高晶圆面积利用率，同时在电路设计中，平行的鳍片结构更有利于排版，布线，避免引入其他失效机制。[0029]所述平行的鳍片结构的侧面具有不同的晶面，因此可用于形成不同类型器件。鳍片结构的侧面平行于器件的沟道方向，当鳍片结构的侧面的晶面为{110}时，适于形成PMOS器件；当鳍片结构的侧面的晶面为{100}时，适于形成NMOS器件。根据不同半导体鳍片结构侧面晶面，选择合适的器件类型，以提升系统的整体性能。
[0030]图3示出了本发明的一个实施例的流程图，具体如下:
[0031]首先，在步骤SlOl和S102中，提供第一半导体衬底和第二半导体衬底，其都具有{100}晶面，在所述第一半导体衬底和第二半导体衬底上分别确定[110]晶向，所述[110]晶向平行于所述第一和第二半导体衬底的表面；之后，在步骤S103，将第二半导体衬底相对于第一半导体衬底旋转45°使得它们各自的[110]晶向形成45°夹角，然后将第一半导体衬底和第二半导体衬底相互键合；然后，在步骤S104，选择性地对局部第一半导体衬底和其下方部分第二半导体衬底进行非晶化处理；再后，在步骤S105对第一半导体衬底和第二半导体衬底中非晶化区域进行选择性固相外延，外延层具有与第二半导体衬底相同的晶向；最后，在步骤S106，分别在所述外延层和所述第一半导体衬底上形成相互平行的至少两个半导体鳍片，其中在所述外延层上形成第一半导体鳍片的侧面的晶面可以为{110}或{100}，由于在外延层上的各个晶向相对于所述第一半导体衬底的相应晶向形成45°夹角，因此当在所述第一半导体衬底上形成与所述第一半导体鳍片相平行的第二半导体鳍片时，所述第二半导体鳍片的侧面的晶面对应为{100}或{110}。当半导体鳍片的侧面晶面为{100}时，将该半导体鳍片制作为NMOS器件，当半导体鳍片的侧面晶面为{110}时，将该半导体鳍片制作为PMOS器件，可以提高载流子的迁移率，提高器件的性能。通过在同一表面上形成相互平行并且具有不同的晶面的半导体鳍片可以降低制造工艺的难度，并且提高衬底的利用率。
[0032]下面，结合图4-图10对本发明的一个实施例的制造过程进行描述；
[0033]首先，如图4所示，提供第一半导体衬底200。其材料优选的为硅，也可以为锗等单质半导体。所述第一半导体衬底一般是圆形，为了区分或对准晶向而制作的缺口或对准边201，衬底直径常用的有50毫米、100毫米、200毫米、300毫米、450毫米等。所述第一半导体衬底可以是标准厚度，从400微米到1000微米不等。所述第一半导体衬底优选为{100}晶面、对准边201优选[110]晶向。
[0034]随后，为了获得较薄的第一半导体衬底，可以通过根据SMART⑶T工艺指导，在所述第一半导体衬底300的一侧表面注入H ;注入剂量在IO16?2.107之间，注入深度在I?2 μ m,需要注意的是，所述注入深度优选大于最后形成半导体鳍片结构所需要的高度。然后通过后续工艺进行剥离形成I?2 μ m厚的第一半导体衬底。
[0035]接着，如图5所示，提供第二半导体衬底300。其材料优选与所述第一半导体衬底相同材料，但掺杂特性不做限制。所述第二半导体衬底一般是圆形，为了区分或对准晶向而制作的缺口或对准边301，衬底直径常用的有50毫米、100毫米、200毫米、300毫米、450毫米等。所述第二半导体衬底可以是标准厚度，从400微米到1000微米不等。所述第二半导体衬底优选为{100}晶面、对准边301优选[110]晶向。其中所述第一半导体衬底的尺寸和晶面与所述第二半导体衬底的尺寸和晶面相同。
[0036]然后，如图6所示，将所述第二半导体衬底对准边301相对所述第一半导体衬底对准边201旋转45°角。将所述第一半导体衬底注入H的一侧表面与所述第二半导体衬底的一侧表面进行直接键合。所述键合工艺采用如下步骤:对所述半导体衬底表面进行抛光，清洗，以及活化(OH—溶液或等离子体)处理；在室温条件下，将所述半导体衬底表面贴合在一起。
[0037]随后，如图7所示，将键合结构进行退火，退火温度为400°C?600°C，优选为500°C,退火时间30min?120min。此次退火目的在于使得注入衬底的H层与衬底结构剥离。
[0038]之后，对键合结构进行第二次退火，表面抛光，减薄。退火温度为1000°C，退火时间为30min?8hr。此次退火目的在于增强第一半导体衬底和第二半导体衬底间的键合强度。经过所述表面抛光，减薄后，键合在所述第二半导体衬底上的第一半导体衬底的剥离部分的厚度优选略大于所述半导体鳍片的高度，最终形成所需要的预定深度的第一半导体衬底和第二半导体衬底的组合结构。
[0039]接着，如图8所示，在所述第一半导体衬底的表面形成图案化掩膜层210，进行离子注入，形成所述第一半导体衬底和第二半导体衬底非晶化部分区域220。所述掩膜层优选采用光致抗刻蚀剂掩膜，具体可以使用包含曝光和显影的光刻工艺、电子束刻印(e-beamlithography)或其他合适的方法形成光致抗蚀剂掩模。所述离子注入的目的在于非晶化所注入的半导体区域，注入粒子优选采用Ge，注入剂量范围I.1013Α:πι2?I.1015/(:πι2，注入能量为400keV，离子注入深度需大于所述第一半导体衬底厚度，以将部分第二半导体衬底区域非晶化。
[0040]再后，如图9所示，去除所述掩膜层，将所述非晶化区域选择性固相外延。通过所述固相外延工艺，使所述非晶化区域有序化和再结晶，形成具有与第二半导体衬底相同类型的晶面和晶向结构({100}晶面、[110]晶向)的外延层200。
[0041]然后，如图1Oa和IOb所示，形成第一半导体鳍片200和第二半导体鳍片300结构。首先，在结构表面形成腐蚀掩蔽层；之后，采用湿法腐蚀或干法刻蚀，沿结构对准边0°或90°方向，形成相互平行的所述第一半导体鳍片和第二半导体鳍片结构。所述第一半导体鳍片结构侧面晶面由第一半导体衬底对准边晶向决定，为{110};所述第二半导体鳍片结构侧面晶面由第二半导体衬底对准边旋转45°角晶向决定，为{100}。至此，已形成所述半导体结构。
[0042]再后，在第一半导体鳍片和第二半导体鳍片表明形成栅极介质层，再在所述栅极介质层上形成栅极。最终以第一半导体鳍片和第二半导体鳍片为结构基础分别形成PMOS和NMOS器件。所述栅极介质层厚度在lnm-15nm，材料可为高K或低K材料。所述栅极厚度在20-90nm，材料可选自Poly-S1、T1、Co、N1、Al、W、合金、金属硅化物。
[0043]下面，对根据本发明的半导体结构进行描述:
[0044]本发明提供一种半导体结构，包括半导体衬底和位于半导体衬底上方的至少两个半导体鳍片，其中:所述至少两个半导体鳍片的方向相互平行；以及所述至少两个半导体鳍片相互平行的侧面的晶面互不相同。
[0045]所述半导体衬底的材料优选为硅或锗，并具有预定掺杂类型和浓度。所述半导体衬底的晶面优选为{100}晶面，所述两个半导体鳍片相互平行的侧面的晶面分别为{100}和{110}晶面。
[0046]所述半导体衬底包括第一半导体衬底、其下方的第二半导体衬底以及所述第二半导体衬底的外延层。所述至少两个半导体鳍片分别由所述第一半导体衬底和所述第二半导体衬底的外延层形成。所述第一和第二半导体衬底之间相互键合在一起，并且其各自的[110]晶向形成45°交角。所述侧面的晶面为{100}和{110}晶面的半导体鳍片分别用于形成NMOS和PMOS器件。
[0047]根据本发明的另一方面，考虑形成结构表面具有三种不同晶面的半导体结构的实施例。
[0048]首先，提供第一、第二以及第三半导体衬底。其材料优选为硅，也可以为锗等单质半导体。所述第一、第二以及第三半导体衬底一般是圆形，为了区分或对准晶向而制作的缺口或对准边，衬底直径常用的有50毫米、100毫米、200毫米、300毫米、450毫米等。所述第
一、第二以及第三半导体衬底可以是标准厚度，从400微米到1000微米不等。所述第一、第二以及第三半导体衬底优选{100}晶面、对准边优选[110]晶向。
[0049]随后，根据SMART⑶T工艺指导，在所述第一半导体衬底的一侧表面注入H ;注入剂量在IO16~2.IO7之间，注入深度在I~2μπι，需要注意的是，所述注入深度优选大于最后形成半导体鳍片结构所需要的高度，
[0050]然后，将所述第二半导体衬底对准边相对所述第一半导体衬底对准边旋转45°角。将所述第一半导体衬底注入H的一侧表面与所述第二半导体衬底的一侧表面进行直接键合。所述键合工艺采用如下步骤:对所述半导体衬底表面进行抛光，清洗，以及活化(0!1_溶液或等离子体)处理；在室温条件下，将所述半导体衬底表面贴合在一起。
[0051]随后，将键合结构进行退火，退火温度为400°C~600°C，优选为500°C，退火时间30min~120min。此次退火目·的在于使得注入衬底的H层与衬底结构剥离。
[0052]之后，对键合结构进行第二次退火，表面抛光，减薄。退火温度为1000°C，退火时间为30min~8hr。此次退火目的在于增强第一半导体衬底和第二半导体衬底间的键合强度。经过所述表面抛光，形成所需要的第一半导体衬底和第二半导体衬底的组合结构。
[0053]之后，对第三半导体衬底重复前面工艺，即注入，键合、退火以及剥离工艺，从而在第一半导体衬底和第二半导体衬底的组合结构基础上增加形成第三半导体衬底结构。需要注意的，在键合工艺前，所述第三半导体相对于所述第一半导体衬底旋转30°角度；同时结构上的第三半导体衬底厚度略大于半导体鳍片高度。
[0054]接着，在所述第三半导体衬底的表面形成图案化掩膜层，进行离子注入，在部分区域使得所述第三半导体衬底和部分第一半导体衬底区域非晶化，以及在部分区域使得所述第三半导体衬底，第一半导体衬底以及部分第二半导体衬底区域非晶化。所述掩膜层优选采用光致抗刻蚀剂掩膜，具体可以使用包含曝光和显影的光刻工艺、电子束刻印(e-beamlithography)或其他合适的方法形成光致抗蚀剂掩模。所述离子注入的目的在于非晶化所注入的半导体区域，注入粒子优选采用Ge，注入剂量范围I.1013Α:πι2~I.1015/(:πι2，注入能量为400keV，离子注入深度需大于所述第一半导体衬底厚度，以将部分第二半导体衬底区域非晶化。
[0055]再后，去除所述掩膜层，将所述非晶化区域选择性固相外延。通过所述固相外延工艺，使所述非晶化区域有序化和再结晶，形成外延层结构。所述外延层结构部分区域具有与第一半导体衬底相同类型的晶面和晶向结构(({100}晶面、[110]晶向))，所述外延层结构部分区域具有与第二半导体衬底相同类型的晶面和晶向结构({100}晶面、[100]晶向)。[0056]然后，形成第一、第二以及第三半导体鳍片结构。首先，在结构表面形成腐蚀掩蔽层；之后，采用湿法腐蚀或干法刻蚀，沿结构对准边0°或90°方向，形成相互平行的所述第一、第二以及第三半导体鳍片结构。所述第一半导体鳍片结构侧面晶面由第一半导体衬底对准边晶向决定，为{110};所述第二半导体鳍片结构侧面晶面由第二半导体衬底对准边旋转45°角晶向决定，为{100};所述第三半导体鳍片结构侧面晶面由第三半导体衬底对准边旋转30°角晶向决定，为{210}。至此，已形成所述半导体结构。
[0057]根据本发明的半导体结构及其制造方法，通过改变部分衬底的晶向，可以在衬底表面上形成平行的，具有不同侧面晶面的两种半导体鳍片；所述两种半导体鳍片侧面晶面分别为{100}和{110}，分别被用于形成NMOS和PMOS器件，有利于提高CMOS电路整体性能；由于两种半导体鳍片结构是平行的，利于减小光刻难度，以及避免晶圆面积浪费，降低几何结构复杂度，提高晶圆面积利用率，同时在电路设计中，平行的鳍片结构更有利于排版，布线，避免引入其他失效机制。
[0058]虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
[0059]此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
【权利要求】
1.一种半导体结构，包括半导体衬底和位于半导体衬底上方的至少两个半导体鳍片，其中: 所述至少两个半导体鳍片的方向相互平行；以及 所述至少两个半导体鳍片相互平行的侧面的晶面互不相同。
2.根据权利要求1所述的半导体结构，其中所述两个半导体鳍片相互平行的侧面的晶面分别为{100}和{110}晶面。
3.根据权利要求1所述的半导体结构，其中所述半导体衬底包括第一半导体衬底、其下方的第二半导体衬底以及所述第二半导体衬底的外延层。
4.根据权利要求1所述半导体结构，其中所述至少两个半导体鳍片分别由所述第一半导体衬底和所述第二半导体衬底的外延层形成。
5.根据权利要求3所述半导体结构，其中所述第一和第二半导体衬底之间相互键合在一起，并且其各自的[110]晶向形成45°交角。
6.根据权利要求2所述的半导体结构，其中所述侧面的晶面为{100}和{110}晶面的半导体鳍片分别用于形成NMOS和PMOS器件。
7.根据权利要求1所述的半导体结构，其中还包括第三半导体鳍片，所述第三半导体鳍片与所述至少两个半导体鳍片的方向相互平行，并且所述第三半导体鳍片与所述至少两个半导体鳍片的相互平行的侧面的晶面互不相同。
8.根据权利要求7所述的半导体结构，其中所述半导体衬底由第一半导体衬底、其下方的第二半导体衬底、第三半导体衬底，以及所述第二和第三半导体衬底的外延层所形成。
9.根据权利要求7所述半导体结构，其中所述至少两个半导体鳍片分别由所述第一半导体衬底和所述第二半导体衬底的外延层形成，所述第三半导体鳍片形成在所述第三半导体衬底的外延层上。
10.一种半导体结构的制造方法，其中包括如下步骤: 提供第一半导体衬底，其具有第一晶面以及在所述第一晶面上预定第一晶向； 提供第二半导体衬底，其具有第二晶面以及在所述第二晶面上预定第二晶向； 将所述第二半导体衬底相对于所述第一半导体衬底旋转，使得所述第一晶向与所述第二晶向形成预定角度； 将所述第一半导体衬底与所述第二半导体衬底进行键合； 选择性地对局部的所述第一半导体衬底和其下方部分第二半导体衬底进行非晶化处理； 对所述第一半导体衬底和所述第二半导体衬底中非晶化区域进行选择性固相外延，形成外延层，所述外延层具有与所述第二半导体衬底相同的晶向； 分别在所述外延层和所述第一半导体衬底上形成相互平行的至少两个半导体鳍片。
11.根据权利要求10所述的半导体结构制造方法，其中所述第一晶面与所述第二晶面都为{100}晶面，所述第一晶向与所述第二晶向都为[110]晶向。
12.根据权利要求10或11所述的半导体结构制造方法，其中所述预定角度为45°角。
13.根据权利要求10所述的半导体结构制造方法，其中还包括如下步骤: 在所述第一半导体衬底的一侧表面注入氢； 将注入氢后的第一半导体衬底的一侧表面与所述第二半导体衬底进行键合；对所述第一和第二半导体衬底进行退火，剥离注入氢离子的第一半导体衬底；以及 对键合结构的剥离的表面进行减薄和抛光。
14.根据权利要求10所述的半导体结构制造方法，其中所述非晶化处理包括如下步骤: 在所述第一半导体衬底上形成图案化掩膜层； 通过离子注入，在所述第一半导体衬底上和其下方部分第二半导体衬底形成预定深度的非晶化区域。
15.根据权利要求14所述的半导体结构制造方法，其中用Ge进行所述离子注入，注入剂量范围I.1013/αιι2~I.1015/αιι2，注入能量400keV，离子注入深度大于所述第一半导体衬底厚度，以将部分所述第二半导体衬底区域非晶化。
16.根据权利要求14所述的半导体结构制造方法，其中所述的预定深度大于所述第一半导体衬底厚度。
17.根据权利要求10或13所述的半导体结构制造方法，其中所述的键合包括如下步骤: 将所述第一和第二半导体衬底进行表面处理； 将所述第一半导体的一侧表面与所述第二半导体表面贴合；以及 经过退火处理形成键合。
18.根据权利要求10所述的半导体结构制造方法，其中所述形成至少两个半导体鳍片包括如下步骤: 在所述第一半导体衬底和所述外延层表面形成图案化掩膜层； 通过刻蚀，在衬底上形成所述至少两个半导体鳍片。
19.根据权利要求10或18所述半导体结构制造方法，其中还包括如下步骤: 在所述至少两个半导体鳍片表面形成栅极介质层； 在所述栅极介质层上形成栅极。
20.根据权利要求10、18或19所述的半导体结构制造方法，其中，所述第一半导体衬底区域的鳍片侧面的晶面为{110}，所述外延层区域的鳍片侧面的晶面为{100}; 对所述第一半导体衬底区域的鳍片形成PMOS器件，对所述外延层区域的的鳍片形成NMOS器件。
21.根据权利要求10、18或19所述的半导体结构制造方法，其中，所述第一半导体衬底区域的鳍片侧面的晶面为{100}，所述外延层区域的鳍片侧面的晶面为{110}; 对所述第一半导体衬底区域的鳍片形成NMOS器件，对所述外延层区域的的鳍片形成PMOS器件。
【文档编号】H01L29/04GK103579234SQ201210276441
【公开日】2014年2月12日 申请日期:2012年8月3日 优先权日:2012年8月3日
【发明者】尹海洲, 刘云飞 申请人:中国科学院微电子研究所