专利名称：铁电薄膜/缓冲层/半导体集成器件及制备方法
技术领域：
本发明涉及微电子材料和异质结构半导体技术领域。
背景技术：
由于其具有的优良铁电、压电、表面声波及非线性光学等性能，铌酸锂(LiNbO3或LN)晶体已成为应用最为广泛的无机材料之一。随着微电子器件小型化和集成度的不断提高，近些年来对LN材料的研究逐渐由单晶块材向薄膜化方向发展。其中，相对其它铁电薄膜材料，LN与Si半导体之间的界面具有更低的界面态密度。因此，有效实现LN多功能薄膜与Si半导体的集成将大大有利于研制新型的半导体电子器件。LN材料具有多种取向的晶格结构，但C轴或(006)LN薄膜最受关注。这主要是因为C轴的LN薄膜具有最大的极化和压电性能。但由于二者之间存在巨大的晶格结构差异，在Si表面直接生长具有C轴取向的LN薄膜是非常困难的。在此种条件下，合适的缓冲层的引入是Si半导体表面生长C轴 LN薄膜非常有效的方法。在相关报道中，多种缓冲层材料已被用于制备C轴LN薄膜，包括MgO, SiO2, Si3N4, ZnO等。在这些缓冲层材料中，ZnO更为理想。与其它缓冲层材料相比较，通过ZnO层的缓冲作用，获得C轴LN薄膜的沉积温度更低。较低的生长温度可以有效地降低LN薄膜中的Li空位缺陷浓度和界面扩散等。已有报道的研究主要集中在C轴LN薄膜的生长及LN薄膜单一材料的性质方面。目前，具有缓冲层厚度调制电学性能的LN/ZnO/Si集成器件结构在国内外尚未发现有报道。该集成器件结构在研制新型微电子器件领域具有极大的应用前景。
发明内容
本发明所要解决的技术问题是，提供一种具有优异性能的铁电薄膜/缓冲层/半导体集成器件及制备方法。本发明解决所述技术问题采用的技术方案是，铁电薄膜/缓冲层/半导体集成器件，其特征在于，包括半导体衬底基片和铁电薄膜，衬底基片和铁电薄膜之间设置有纳米缓冲层。进一步的，所述半导体衬底基片为n-Si单晶基片，其晶格取向为(100)或(111)。所述缓冲层为ZnO或者金属元素掺杂ZnO材料，其晶格取向为(002)。所述铁电薄膜的材料为LiNbO3 (LN)或者掺杂Mg原子的LN材料。所述纳米缓冲层的厚度为IOOnm以下。本发明还提供前述铁电薄膜/缓冲层/半导体集成器件的制备方法，其特征在于，包括下述步骤(I)清洗基片；(2)高真空和沉积温度条件下，基片的热处理；(3)在真空环境下，通过脉冲激光剥离ZnO产生等离子体，在基片上沉积，获得ZnO
缓冲层至第一预定厚度；
(4)在氧气环境下继续沉积ZnO缓冲层至第二预定厚度；(5)在高氧条件下，对ZnO缓冲层进行原位退火处理；(6)通过脉冲激光沉积LN铁电薄膜；(7)在高氧条件下，将基片温度降至100°C以下。所述步骤(2)中，在5X 10_4Pa的真空度下将Si单晶基片加热至沉积温度600°C，并对基片烘烤30分钟，烘烤过程中，生长室真空度保持在高真空条件5X 10_ 4Pa。所述步骤(3)中,第一预定厚度小于5纳米；步骤(4)中,第二预定厚度为O 100纳米。所述步骤(4)的氧气环境为10 20Pa的氧气，步骤(5)和(7)的氧气环境为I X IO5Pa的氧气。所述步骤(6)中，氧气压为20Pa ;沉积温度为550°C。本发明的性能具体表现出如下三点特征(I)随着ZnO缓冲层厚度的增加，LN/ZnO/n-Si异质结电学性能的主导界面由LN/Si转变为LN/ZnO ; (2)随着ZnO缓冲层的改变，在外加电场的作用下，所制备异质结中的n-Si衬底表现出不同的载流子变化特征；(3)由于LN薄膜中铁电极化对Si基片中载流子的调制效应，具有不同ZnO缓冲层厚度的异质结构表现出不同的电容-电压回线特征。以下结合附图和具体实施方式
对本发明作进一步的说明。
图I为本发明的集成器件结构示意图。图2为具有不同缓冲层厚度的LN/ZnO/Si集成结构的X射线衍射Θ -2 Θ扫描图，(a) dZnO=0nm ； (b) dZn0=15nm ； (c) (a) dZn0=45nm ； (d) dZnO=100nm。图3为所制备LN/ZnO/Si集成器件结构的极化曲线图。图4为具有不同厚度ZnO缓冲层的LN/ZnO/n_Si集成结构的C_V曲线(a)dZn0=15nm ； (b) dZn0=45nm ； (c) dZnO=100nm ； (d)不同频率条件下,LN/100nm-Zn0/n-Si 集成结构的C-V特征。
具体实施例方式本发明的铁电薄膜/缓冲层/半导体集成器件结构包括衬底基片和铁电薄膜，衬底基片和铁电薄膜之间有一层纳米缓冲层。所述衬底基片为Si单晶基片，其晶格取向可以为(001)或(111)方向，其多数载流子类型为电子，即η型半导体材料。所述缓冲层材料为ZnO或掺杂Al金属原子的ΖηΟ，其晶格取向为(002)方向。缓冲层的厚度在零到几百纳米之间连续可调。所述铁电薄膜层为LN或掺杂Mg金属原子的LN,其晶格取向为(006)方向。本发明还提供一种铁电薄膜/缓冲层/半导体集成器件的制备方法，包括以下步骤a. ZnO缓冲层的制备(I)清洗基片；
(2)高真空和沉积温度条件下，基片的热处理；(3)在真空环境下，通过脉冲激光剥离ZnO产生等离子体，在基片上沉积，获得ZnO
缓冲层至第一预定厚度；(4)在氧气环境下继续沉积ZnO缓冲层至第二预定厚度；(5)在高氧条件下，对ZnO缓冲层进行原位退火处理；b. LN铁电薄膜的制备(6)调整至LN薄膜的制备工艺，完成LN铁电薄膜的沉积；(7)在高氧条件下，将基片温度降至100°C以下，完成集成器件结构的制备。·进一步的，步骤(I)为将Si基片分别在去离子水、高纯酒精和丙酮溶液中反复超声清洗；然后将Si基片浸泡于稀氢氟酸溶液(3-5%)中3分钟，去除Si表面非晶氧化层；最后，利用干燥氮气将基片吹干并快速转移至真空腔中。步骤(2)为将基片加热至600°C烘烤30分钟，烘烤过程中保持生室真空度保持为5X IO-4Pa,以除去基片表面残留的化学试剂。步骤(3)中，第一预定厚度为(Γ5纳米；步骤(4)中，第二预定厚度为O 几百纳米。步骤(4)的氧气环境为10 20Pa的氧气，步骤(5)和(7)的氧气环境为IXlO5Pa
的氧气。步骤(6)的条件为氧气压为20Pa ;沉积温度为550°C。以下为更具体的实施方式的说明。本实施方式的铁电/缓冲层/半导体集成器件结构共有三层，包括衬底基片、铁电薄膜，及二者之间的缓冲层。所述的衬底基片为Si单晶，其晶格取向可以为(100)或(111)方向，其多数载流子类型为电子。所述缓冲层材料为ZnO或掺杂Al金属原子的ZnO，其晶格取向为(002)方向。缓冲层的厚度在零到几百纳米间连续可调。所述铁电薄膜层为LN或掺杂Mg金属原子的LN,其晶格取向为(006)方向。作为制备方法的实施方式，利用脉冲激光沉积技术(PLD)，使用半导体基片、缓冲层材料靶材、铁电材料靶材，分别制备缓冲层和铁电薄膜。本实施方式分为四个阶段完成。首先，在高真空条件下，在半导体基片上沉积第一层缓冲层薄膜。高真空的沉积条件可以有效避免半导体材料表面再次被氧化。其次，通入适当的氧气，在氧气氛条件下完成第二层缓冲层薄膜的沉积；第三，在沉积温度和高氧气氛条件下，对所制备的缓冲层薄膜进行原位退火，以消除缓冲层中的氧空位；最后，完成铁电薄膜的沉积。其具体过程如下(I)将按照标准工艺清洗后的半导体基片放入PLD生长室。利用机械泵和分子泵将生长室的真空度抽至高真空并维持不变。(2)在高真空条件下，将基片加热至沉积温度，并对基片烘烤。烘烤过程中，生长室真空度保持在高真空条件，以除去基片表面残留的化学试剂。(3)启动脉冲激光器，使脉冲激光束通过聚焦透镜聚焦在缓冲层材料靶上。脉冲激光剥离靶材，产生的激光等离子体沉积在半导体基片上，从而制得第一层缓冲层薄膜；(4)当达到第一层缓冲层厚度后，关闭分子泵，通过流量计等气体控制系统通入适量氧气，启动脉冲激光器继续沉积缓冲层至第二厚度。(5)沉积完成缓冲层以后，关闭机械泵，通过控制氧气流量阀，使生长室中氧气达到高氧条件。在沉积温度条件下，将缓冲层进行原位退火热处理。(6)开启机械泵，并控制氧气流量，将生长室真空度维持在适当的氧气条件下，调整基片温度至沉积铁电薄膜所需温度，并利用脉冲激光完成铁电薄膜的制备。(7)使生长室处于高氧条件下，并停止加热，当基片温度低于100°C后，取出样品，完成铁电/缓冲层/半导体集成器件结构制备。上述步骤3、4、6所说的脉冲激光器是选用德国LAMBDAPHYSIC公司生产的波长为248nm，脉冲宽度为30ns，能量密度为2J/cm2的KrF准分子激光器。上述步骤2、5、6中所述的设定温度是由上海科析试验仪器厂生产的KXD-S温度控 制器控制保持在室温-1000°C之间任一温度。分别采用如下仪器对所制备的集成器件结构的微结构和性能进行测量X 射线衍射仪(XRD)，型号 Bede Dl, Bede ；薄膜电学性能测试采用以下设备进行C-V 测试，型号 Agilent 4294, Agilent。更具体的实施例采用沈阳中科仪的PLD-450型脉冲激光沉积设备和德国Lambda公司的Compex20IKrF准分子激光器，在Si单晶基片上先生长ZnO缓冲层，随后完成LN铁电薄膜的生长，得到LN/ZnO/Si集成器件结构。(I)将按照标准工艺清洗后的Si单晶基片放入PLD生长室。利用机械泵和分子泵将生长室的真空度抽至高真空(5X I(T4Pa)并维持不变。(2)在高真空条件下，将Si单晶基片加热至沉积温度600°C，并对基片烘烤30分钟。烘烤过程中，生长室真空度保持在高真空条件(10_4Pa)，以除去基片表面残留的化学试剂。(3)启动脉冲激光器，使脉冲激光束通过聚焦透镜聚焦在ZnO靶上。脉冲激光剥离靶材，产生的激光等离子体沉积在Si单晶基片上，从而制得第一层ZnO缓冲层薄膜；(4)当达到第一层缓冲层厚度(O 5nm)后，关闭分子泵，通过流量计等气体控制系统通入适量氧气(10 20Pa)，启动脉冲激光器继续沉积缓冲层至第二厚度。为保证后续集成器件结构中光电开关性能的产生，第一层和第二层缓冲层的厚度之和在零到几百纳米之间连续可调。(5)沉积完成缓冲层以后，关闭机械泵，通过控制氧气流量阀，使生长室中氧气达到高氧条件(105Pa)。在沉积温度条件下，将ZnO缓冲层进行原位退火热处理30分钟，以消除缓冲层中的氧空位。(6)开启机械泵，并控制氧气流量，将生长室真空度维持在20Pa氧气条件下，调整基片温度至550°C，并利用脉冲激光完成LN铁电薄膜的制备。(7)使生长室处于高氧条件下(IO5Pa),并停止加热，当基片温度低于100°C后，取出样品，完成LN/ZnO/Si集成器件结构制备。显然，本发明的上述实例仅仅是为清楚的说明本发明所作的举例，而并非是对本发明实施的限定。对所属领域的一般技术人员来讲，在上述说明的基础上还可以作出其它形式的变动。这里，无法对所有的实施方式予以穷举。凡是属于本发明的技术方案所引申出的明显的变化仍处于本发明的保护范围之列。以铁电材料LN/ZnO/Si集成器件结构为例，结合其微结构、电学性能等结果进一步说明本发明的效果图I为本发明的LN/ZnO/Si集成器件结构的构成示意图，具体包括Si单晶基片、ZnO缓冲层和LN铁电薄膜。图2为LN/ZnO/Si集成器件结构的X射线衍射谱(XRD) (a) dZnO=0nm ；(b)dZn0=15nm ; (c) (a)dZnQ=45nm ; (d)dZnQ=100nm。当在 Si (100)基片表面直接生长 LN 薄膜时，XRD图谱中无任何LN薄膜的衍射峰。当在LN薄膜与Si (100)之间引入不同厚度的ZnO缓冲层厚(如15nm、45nm和lOOnm)，图中包含有Si基片的(200)衍射峰、ZnO缓冲层的(002)衍射峰、LN铁电薄膜的(006)衍射峰。这些衍射峰的存在说明通过ZnO层的缓冲作用，在Si (100)单晶基片上获得了单一 C轴方向的LN铁电薄膜。 图3为所发明的LN/ZnO/Si集成器件结构的极化曲线。与已报道的LN/Si异质结构相比较，本发明所制备的LN/ZnO/Si集成器件结构极化曲线表现出更为明显的饱和特征。这主要可归因于ZnO层的缓冲作用大大改善了 C轴LN薄膜的结晶质量和界面质量。图4为具有不同厚度ZnO缓冲层的LN/Zn0/n_Si集成结构的C-V曲线(a)dZn0=15nm ； (b) dZn0=45nm ； (c) dZnO=100nm ； (d)不同频率条件下,LN/100nm-Zn0/n-Si 集成结构的C-V特征。当较小时，集成结构的C-V曲线反映出明显的电子积累和反型特征。此时，对集成结构电学性能起主导作用的是LN/Si界面。由于LN薄膜的铁电极化对积累电子和反型空穴的调制效应，集成结构同时具有两种不同的C-V回线，分别是正电压范围内的逆时针回线和负电压范围内的顺时针回线。随着dM增加，LN薄膜与Si基片之间的联系被减弱。LN/45nm-Zn0/n-Si集成结构中仅表现出明显的电子积累和耗尽特征，而无电子反型特征出现。同时，该集成结构仅具有逆时针回线。当dM增加到IOOnm时，所制备集成结构的电子积累和耗尽特征均不明显。即使在较低扫描频率条件下(IKHz )，LN/100nm-Zn0/n-Si集成结构中也无电子反型特征出现。此时，集成结构电学性能的主导界面转变为LN/ZnO。
权利要求
1.铁电薄膜/缓冲层/半导体集成器件，其特征在于，包括半导体衬底基片和铁电薄膜，衬底基片和铁电薄膜之间设置有纳米缓冲层。
2.如权利要求I所述的铁电薄膜/缓冲层/半导体集成器件，其特征在于，所述半导体衬底基片为n-Si单晶基片，其晶格取向为(100)或(111)。
3.如权利要求I所述的铁电薄膜/缓冲层/半导体集成器件，其特征在于，所述缓冲层为ZnO或者金属元素掺杂ZnO材料，其晶格取向为(002)。
4.如权利要求I所述的铁电薄膜/缓冲层/半导体集成器件，其特征在于，所述铁电薄膜的材料为LiNbO3 (LN)或者掺杂Mg原子的LN材料。
5.如权利要求I所述的铁电薄膜/缓冲层/半导体集成器件，其特征在于，所述纳米缓冲层的厚度为IOOnm以下。
6.如权利要求I所述的铁电薄膜/缓冲层/半导体集成器件的制备方法，其特征在于，包括下述步骤 (1)清洗基片； (2)高真空和沉积温度条件下，基片的热处理； (3)在真空环境下，通过脉冲激光剥离ZnO产生等离子体，在基片上沉积，获得ZnO缓冲层至第一预定厚度； (4)在氧气环境下继续沉积ZnO缓冲层至第二预定厚度； (5)在高氧条件下，对ZnO缓冲层进行原位退火处理； (6)通过脉冲激光沉积LN铁电薄膜； (7)在高氧条件下，将基片温度降至100°C以下。
7.如权利要求6所述的铁电薄膜/缓冲层/半导体集成器件的制备方法，其特征在于，所述步骤(2)中，在5X10_4Pa的真空度下将Si单晶基片加热至沉积温度600°C，并对基片烘烤30分钟，烘烤过程中，生长室真空度保持在高真空条件5 X 10_4Pa。
8.如权利要求6所述的铁电薄膜/缓冲层/半导体集成器件的制备方法，其特征在于，所述步骤(3)中，第一预定厚度小于5纳米；步骤(4)中，第二预定厚度为O 100纳米。
9.如权利要求6所述的铁电薄膜/缓冲层/半导体集成器件的制备方法，其特征在于，所述步骤(4)的氧气环境为10 20Pa的氧气，步骤(5)和(7)的氧气环境为IXlO5Pa的氧气。
10.如权利要求6所述的铁电薄膜/缓冲层/半导体集成器件的制备方法，其特征在于，所述步骤(6)中，氧气压为20Pa ;沉积温度为550°C。
全文摘要
铁电薄膜/缓冲层/半导体集成器件及制备方法，涉及微电子材料和异质结构半导体技术领域。本发明包括半导体衬底基片和铁电薄膜，衬底基片和铁电薄膜之间设置有纳米缓冲层。本发明具有不同ZnO缓冲层厚度的异质结构表现出不同的电容-电压回线特征。
文档编号H01L41/083GK102842672SQ201210327259
公开日2012年12月26日 申请日期2012年9月6日 优先权日2012年9月6日
发明者朱俊, 郝兰众, 吴志鹏, 李言荣, 张万里 申请人:电子科技大学