专利名称：具有电感器的半导体装置的制作方法
技术领域：
本发明涉及一种具有电感器的半导体装置。现有技术
在一些情况中，电感器位于丽IC (单片微波集成电路)等的传统匹配电路中(例如日本未审专利公报No. 2002-289782)。此外，近年来，利用并联LC储能电路的谐振现象的电压控制振荡器有时被用作PLL (锁相环)电路的本地振荡器。自然地，将电感器提供给这种电压控制振荡器(例如，Ali Hajimiri 等人的“Design Issue in CMOS Differential LC Oscillators”，IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. 34, No. 5，1999 年 5 月，第 717-724 页)。
图7示意性示出了日本未审专利公报No. 2002-289782所公开的MMIC的平面图。 形成匹配电路的电感器101形成于MMIC中。此外，形成了与用于在衬底上倒装安装MMIC 的凸块相连接的焊盘102。焊盘102放置在该丽IC的电路形成区域D2的外侧。
本发明人已经认可以下方面。图7中的丽IC的电路规模不大，因此，焊盘102可以放置在电路形成区域D2的外侧。但是，当电路规模变大时，例如ISL，在焊盘设置在电路形成区域D2外侧的情况下，焊盘102的数量增加，因而，芯片尺寸增加。
因此，如图8所示，考虑在电路形成区域D2内设置焊盘102。因而，可以提供较大数量的焊盘102，而不增加芯片的尺寸。
但是，在图8中，电感器101的磁场在位于电感器(阴影部分)上面的焊盘102上产生了涡流。然后，该涡流产生了极化磁场以至于抵消了上述遵循楞次定律的磁场，因此，降低了该磁场的强度。磁场强度的降低导致Q值的降低。发明内容
根据本发明，提供了一种半导体装置，包括半导体芯片，其具有半导体衬底；互连层，其包括位于所述半导体衬底上的电感器；以及第一导电焊盘，其位于所述互连层上；其中电路形成区域位于所述第一焊盘的正下方，并且第一焊盘位于从平面视角来看不与所述电感器重叠的区域中。
在该半导体装置中，电路形成区域位于焊盘的正下方。因此，可以提供足够量的焊盘，而不会增加芯片的尺寸。此外，设置焊盘以避开电感器上面的部分。因此，可以避免电感器的磁场在焊盘中产生涡流。
根据本发明，可以实现一种半导体装置，其可以避免在焊盘中产生涡流，同时避免芯片尺寸的增加。
本发明的上述和其它目的、优点和特征将会从结合附图的某些实施例的以下描述中更加显而易见，其中
图I示出了根据本发明第一实施例的半导体装置的平面图2示出了沿图I中的半导体装置的线II-II的截面图3A和3B示出了根据本发明第二实施例的半导体装置的截面图4A和4B示出了第一到第四区域的定义的平面图5示出了第五到第八区域的定义的平面图6A和6B示出了这些实施例的变形的平面图7示出了根据传统技术的半导体装置的实例的平面图8示出了根据传统技术的半导体装置的另一个实例的平面图9A和9B示出了根据本发明第三实施例的半导体装置的截面图IOA和IOB示出了根据本发明第三实施例的半导体装置的截面图。
具体实施方式
在此，参考示意性实施例描述本发明。本领域技术人员将会认可，使用本发明的教导可以实现多种可替换的实施例，并且本发明不限于用于解释目的而举例说明的这些实施例。
以下，参考附图详细描述根据本发明的半导体装置的优选实施例。这里，相同的附图标记对应附图中相同的元件，并且不再重复对相同元件的描述。
第一实施例
图I示出了根据本发明第一实施例的半导体装置的平面图。图2是沿图I中的半导体装置的线II-II的截面图。半导体装置I具有半导体芯片10。半导体芯片10具有半导体衬底12、互连层14、电感器16和导电焊盘18 (第一焊盘)。例如,半导体衬底12是硅衬底。
互连层14位于半导体衬底12上。互连层14包括电感器16和互连29。在互连层 14中，电感器16由线圈形状的互连形成。
焊盘18位于互连层14上。焊盘18位于半导体芯片10的电路形成区域Dl中。也即，电路形成区域直接位于焊盘18的下方。电路形成区域是其中形成电路元件和互连的区域。这里所称的电路元件包括有源元件，例如晶体管，以及无源元件，例如电阻器、电容器和电感器，并且不包括互连。在图2中，例如，由栅极电极26、栅极绝缘薄膜28、和源极/漏极区24组成的MOS晶体管22和互连29直接形成于焊盘18之下。这里，电路形成区域可以是其中形成电路元件和互连中的至少其中之一的区域。焊盘18位于沿平面中与半导体芯片10的电感器16不重叠的区域中。也就是说，在电感器16上没有焊盘18。
如图I所看到的那样，焊盘18在与电感器16不重叠的区域中规则地排列(以根据本实施例的正方形图案)。图I中的焊盘18的布置对应于通过去除如下的九个焊盘102而实现的配置，该九个焊盘包括在上述图8中画阴影的五个焊盘和在这些焊盘附近的四个焊盘 102。
凸块20位于半导体芯片10的焊盘18上。与焊盘18 —样，凸块20也位于从平面视角来看与电感器16不重叠的区域中。例如，凸块20是焊料凸块或者金凸块。凸块20用作半导体装置I的外部电极端。当半导体装置I安装在例如互连衬底的衬底上时，半导体装置I和该衬底通过这些凸块20互相连接。这里，在图I的从平面视角来看没有示出凸块 20。
下面描述本实施例的效果。在半导体装置I中，电路形成区域直接位于焊盘18的下方。结果，可以提供足够数量的焊盘18，而没有增加芯片尺寸。此外，将焊盘18放置在避开电感器16上的部分的位置上。结果，可以避免电感器16的磁场在焊盘18中产生涡流。 因此，可以实现一种可以避免在焊盘18中产生涡流、并同时防止芯片尺寸增加的半导体装置I。
而且，凸块20也位于从平面视角来看与电感器16不重叠的区域中。因此，也可以避免电感器16的磁场在凸块20中产生涡流。与在焊盘18中产生涡流的情况一样，如果在凸块20中产生了涡流，则会降低电感器中的磁场强度。
在与从平面视角来看与电感器16重叠的区域不同的区域中，以正方形图案排列焊盘18。因此，可以提供大量焊盘18。这里，焊盘18可以以对角线栅格图案而不是正方形图案来排列。
电感器16由互连层14中的线圈形状的互连形成。因此，易于在半导体芯片10中提供电感器16。
根据本实施例，所有焊盘18位于电路形成区域Dl中，因此，可以保持芯片尺寸特别地小。
第二实施例
图3A示出了根据本发明第二实施例的半导体装置的截面图。半导体装置2具有半导体芯片10和安装衬底30。半导体芯片10的结构与第一实施例中所描述的相同。安装衬底30具有位于其上表面的导电焊盘30 (第二焊盘)。通过将凸块20连接到焊盘32而将半导体芯片10倒装安装在安装衬底30上。例如，安装衬底30是印刷互连衬底或硅衬底。 此外，安装衬底30可以是与半导体芯片10不同的半导体芯片。
与焊盘18和凸块20 —样，焊盘32也位于从平面视角来看与半导体芯片10的电感器16不重叠的区域中。而且，位于安装衬底30内的互连34也位于从平面视角来看与半导体芯片10的电感器16不重叠的区域中。互连34电连接到焊盘32。
根据本实施例，焊盘32和互连34位于从平面视角来看与电感器16不重叠的区域中。因此，可以避免电感器16的磁场在焊盘32和互连34中产生涡流。与在焊盘18中产生涡流的情况一样，如果在焊盘32或互连34中产生涡流，则会降低电感器中的磁场强度。 本实施例的其它效果与第一实施例相同。
这里，根据本实施例。仅焊盘32或者互连34可以放置在避开电感器16下面的部分的位置上。图3B示出了仅焊盘32放置在避开电感器16下面的部分的位置上的情况的实例。而且，在这种情况下，与焊盘32和互连34都位于电感器16下面的情况相比，会使得磁场强度降低得较少。
第三实施例
图9A示出了根据本发明第三实施例的半导体装置的截面图。半导体装置3具有半导体芯片10和安装衬底30。半导体芯片10的结构具有与第一实施例中描述的相同。在安装衬底30中的互连34具有由互连34a (第一互连)、互连34b (第二互连)、互连34c (第三互连)和互连34d (第四互连)组成的多层互连结构。互连34a是顶层中的互连并且位于与焊盘32相同的层中。互连34b位于在互连34a下面的一个层上。同样，互连34c和互连 34d分别位于在互连34b和互连34c下面的一个层上。
在半导体装置3中，互连34a、34b、34c和34d的部分可以位于从平面视角来看与电感器16不重叠的区域中。这样做,可以使得由于电感器16的磁场而在互连34中产生的涡流较小。此外，为了有效地实现该效果，优选接近于电感器16的互连作为不位于电感器 16之下的互连。
因此，在将互连34a、34b、34c和34d之中的任一个选作不位于电感器16之下的互连的情况下，优选如图9B所示的互连34a。在将互连34a、34b、34c和34d之中的任两个选作不位于电感器16之下的互连的另一种情况下，优选如图IOA所示的选择互连34a和34b。 在将互连34a、34b、34c和34d之中的任三个选作不位于电感器16下面的互连的另一种情况下，优选如图IOB所示的互连34a、34b和34c。
根据本发明的半导体装置不限于根据上述实施例的半导体装置，并且不同修改方式也是可以的。例如，除了图I所示的实例之外，只要焊盘18位于电路形成区域Dl内与电感器16不重叠的区域上，就可以将不同的配置用于焊盘18。
这里，为了保证足够的焊盘源，焊盘18优选位于在下面所定义的第一、第二、第三和第四区域中的至少任何一个区域内的多条线中。为了定义这些区域，如图4A和4B所示， 在半导体装置10的四个侧面之中，一对面对的侧面被称为第一侧面SI和第二侧面S2，另一对面对的侧面被称为第三侧面S3和第四侧面S4。此时，比电感器16更接近第一侧面SI、 第二侧面S2、第三侧面S3和第四侧面S4的区域分别为第一区域R1、第二区域R2、第三区域 R3和第四区域R4。尽管为了方便，图4A示出了区域Rl和R2，图4B示出了区域R3和R4， 但是这些图4A和4B示出了相同的半导体芯片10。
而且，如图5所示，通过将电感器16的区域沿垂直于侧面SI (图中的上下方向)的方向延伸到侧面SI和侧面S2而获得的区域被分别定义为第五区域R5和第六区域R6，并且通过将电感器16的区域沿垂直于侧面S3 (图中的左右方向)的方向延伸到侧面S3和侧面 S4而获得的区域被分别定义为第七区域R7和第八区域R8。这里，区域R5、R9、R7和R8中的任一个都不包括最初包含电感器16的区域。
为了在由这种方式所定义的区域R5、R6、R7和R8中确保足够的焊盘源，焊盘18优选位于在区域R5和R6的至少其中一个中，并且焊盘18优选位于在区域R7和R8的至少其中一个中。
以下，使用这里所引入的区域Rl到R8的概念来比较上述图I和7。图I满足“焊盘位于区域Rl到R4的至少其中一个中的多条线中”的条件。这是因为焊盘18位于两个区域区域R2和R4中的多条线中。同时，在图7中，焊盘102没有位于区域Rl到R4的任一个中的多条线中，因此，不满足该条件。
此外，在图I中，满足条件“焊盘位于区域R5和R6的至少其中一个中，并且同时焊盘必须位于区域R7和R8的至少其中一个中”。这是因为焊盘18位于四个区域区域R5、R6、R7和R8中。同时，在图7中，焊盘102没有位于区域R7或R8中，因此，不满足该条件。
这里，在图I和图7中，在电感器16的上侧、下侧、左侧和右侧的区域被分别定义为区域Rl、R2、R3和R4，正如图4A和4B那样。
此外，图I示出了焊盘18在除了沿平面中在与电感器16重叠的区域以外的几乎整个电路形成区域Dl上排列的实例。但是，如图6A和6B所示，可以存在如下部分(阴影部分)，在该部分中，没有焊盘18排列在与电感器16不重叠的电路形成区域Dl内的区域中。 图6A的焊盘18的配置对应于如下配置，即，通过从由在图I中去除四个焊盘18而获得的配置中去除位于中心的四个焊盘18而获得的配置。此外，在图6B中焊盘18的配置对应于如下配置，即，通过从图I的配置中去除沿着位于中心的四个焊盘18的外围配置的十一个焊盘18而获得的配置。
此外，尽管根据上述实施例示出了所有焊盘18都位于电路形成区域Dl内部的实例，但是某些部分18可以位于电路形成区域Dl的外侧。
可以明了，本发明不限于上述实施例，但是在不脱离本发明的范围和精神的情况下可以作出修改和变化。
权利要求
1.一种半导体装置，其包括半导体芯片，该半导体芯片具有半导体衬底、互连层、以及第一导电焊盘，所述互连层包括位于所述半导体衬底上的电感器，所述第一导电焊盘设置于所述互连层上，凸块，所述凸块位于所述第一焊盘上，以及安装衬底，所述安装衬底具有导电的第二焊盘和位于所述第二焊盘的下面的第一互连，其中，在所述第一焊盘的正下方设置有电路形成区域，所述电路形成区域具有电路元件和互连，并且所述第一焊盘设置在从平面视角来看与所述电感器不重叠的区域中，其中，所述电感器设置在第一层中，该第一层设置于所述第一导电焊盘的下面，其中，所述凸块设置在从平面视角来看与所述电感器不重叠的区域中，其中，通过将所述凸块连接到所述第二焊盘，来将所述半导体芯片安装在所述安装衬底上，其中，所述第二焊盘位于从平面视角来看与所述半导体芯片的所述电感器不重叠的区域中，以及其中，从平面视角来看，所述第一互连与所述电感器重叠。
2.如权利要求I所述的半导体装置，其中，所述第一焊盘位于第一、第二、第三和第四区域的至少其中一个区域内的多条线中，其中，从平面视角来看比所述电感器更接近于所述半导体芯片的第一、第二、第三和第四侧面的区域被分别定义为所述第一、第二、第三和第四区域。
3.如权利要求I所述的半导体装置，其中，所述第一焊盘位于第五和第六区域的至少其中一个中，并且位于第七和第八区域的至少其中一个中，其中，在所述半导体芯片的第一、第二、第三和第四侧面中的一对面对的侧面被定义为第一侧面和第二侧面，而另一对面对的表面被定义为第三侧面和第四侧面，并且通过将所述电感器的区域沿垂直于所述第一侧面的方向延伸到所述第一和第二侧面而获得的区域被分别定义为第五区域和第六区域，并且通过将所述电感器的区域沿垂直于所述第三侧面的方向延伸到所述第三和第四侧面而获得的区域被分别定义为第七区域和第八区域。
4.如权利要求I所述的半导体装置，其中，除了与所述电感器重叠的区域之外，所述第一焊盘从平面视角来看是规则地排列。
5.如权利要求4所述的半导体装置，其中，从平面视角来看，所述第一焊盘都以正方形图案排列在除了与所述电感器重叠的区域之外的区域中。
6.如权利要求I所述的半导体装置，其中，所述安装衬底具有第二互连，该第二互连设置于与所述第二焊盘相同的层中，并且所述第二互连位于从平面视角来看与所述半导体芯片的所述电感器不重叠的区域中。
7.如权利要求6所述的半导体装置，其中，所述安装衬底具有第三互连，该第三互连位于在所述第二互连下面的一层，并且所述第三互连设置于从平面视角来看与所述半导体芯片的所述电感器不重叠的区域中。
8.如权利要求7所述的半导体装置，其中，所述第三互连位于所述第一互连之上。
9.如权利要求7所述的半导体装置，其中，所述安装衬底具有第四互连，该第四互连位于在所述第三互连下面的一层，并且所述第四互连设置于从平面视角来看与所述半导体芯片的所述电感器不重叠的区域中。
10.如权利要求9所述的半导体装置，其中，所述第四互连位于所述第一互连之上。
11.如权利要I所述的半导体装置，其中，所述电感器由所述互连层中的线圈形状的互连形成。
12.如权利要求I所述的半导体装置，还包括设置在所述半导体衬底的上方的MOS晶体管，其中，所述电路元件包括从平面图来看与所述电感器不相重叠的所述MOS晶体管。
13.如权利要求12所述的半导体装置，其中，所述MOS晶体管具有栅电极、栅绝缘膜以及源/漏区。
全文摘要
本发明涉及具有电感器的半导体装置。该半导体装置包括半导体芯片。该半导体芯片具有半导体衬底、互连层、电感器和导电焊盘(第一焊盘)。互连层位于半导体衬底上。该互连层包括电感器。该焊盘位于互连层上。该焊盘位于半导体芯片的电路形成区域内的不与电感器重叠的区域中。
文档编号H01L23/498GK102931163SQ20121040753
公开日2013年2月13日 申请日期2007年7月3日 优先权日2006年7月3日
发明者中柴康隆 申请人:瑞萨电子株式会社