鳍型场效应晶体管的制造方法
【专利摘要】本发明提供鳍型场效应晶体管的制造方法，包括：提供SOI衬底，该SOI衬底包括基底层（100），BOX层（120）和SOI层（130）；由SOI层形成鳍结构基体；在鳍结构基体的两侧形成源漏区（110）；由鳍结构基体形成位于源漏区（110）之间的鳍结构；横跨所述鳍结构形成栅堆叠。本发明提供的鳍型场效应晶体管的制造方法能在鳍型场效应晶体管中集成高k栅介质层和金属栅，以及应力材料源漏区，提升半导体器件的性能。
【专利说明】鳍型场效应晶体管的制造方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，尤其涉及一种鳍型场效应晶体管的制造方法。
【背景技术】
[0002]随着MOSFET (金属氧化物场效应晶体管)沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应导致器件的电学性能恶化，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
[0003]为了改善短沟道效应，业界的主导思路是改进传统的平面型器件技术，想办法减小沟道区的厚度，消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区一这便是所谓的全耗尽型(Fully Depleted:FD)器件，而传统的平面型器件则属于部分耗尽型(Partialiy Depleted:PD)器件。
[0004]不过，要制造出全耗尽型器件，要求沟道处的硅层厚度极薄。传统的制造工艺，特别是传统基于体硅的制造工艺很难造出符合要求的结构或造价昂贵，即便对新兴的SOI (绝缘体上硅)工艺而言，沟道硅层的厚度也很难控制在较薄的水平。围绕如何实现全耗尽型器件的整体构思，研发的重心转向立体型器件结构。
[0005]立体型器件结构(有的材料中也称为垂直型器件)指的是器件的源漏区和栅极的横截面并不位于同一平面内的技术，实质属FinFET (鳍型场效应晶体管)结构。
[0006]转向立体型器件结构之后，由于沟道区不再包含在体硅或SOI中，而是从这些结构中独立出来，因此，采取蚀刻等方式可能制作出厚度极薄的全耗尽型沟道。
[0007]当前，已提出的立体型半导体器件如图16所示，所述半导体器件包括:半导体基体020，所述半导体基体020位于绝缘层010上；源漏区030，所述源漏区030接于所述半导体基体020中相对的第一侧面022 ;栅极040，所述栅极040位于所述半导体基体020中与所述第一侧面022相邻的第二侧面024上(图中未示出所述栅极040及所述半导体基体020间夹有的栅介质层和功函数金属层)。其中，为减小源漏区电阻，所述源漏区030的边缘部分可被扩展，即，所述源漏区030的宽度(沿XX’方向)大于所述半导体基体020的厚度。立体型半导体结构有望应用22nm技术节点及其以下，随着器件尺寸进一步缩小，立体型半导体器件的短沟道效应也将成为影响器件性能的一大因素。
[0008]为了减小器件的短沟道效应，以及减小栅极漏电流，平面器件中引入了高k栅介质和金属栅的工艺，例如，使用后栅工艺来制作高k栅介质和金属栅。为了抑制鳍型场效应晶体管的类似问题，需要将高k栅介质和金属栅的工艺集成到鳍型场效应晶体管制造流程中。另外，平面器件中使用应变的源漏区来向沟道区施加应力以便增加沟道区载流子的迁移率。
【发明内容】
[0009]本发明的目的在于提供一种鳍型场效应晶体管的制造方法，可以将高k栅介质和金属栅集成到鳍型场效应晶体管中，提升半导体器件的性能。另外，本发明的目的还在于在鳍型场效应晶体管中提供具有应力的应变的源漏区。
[0010]根据本发明的一个方面，提供一种鳍型场效应晶体管的制造方法，其包括以下步骤:
[0011]步骤S101，提供SOI衬底，该SOI衬底包括基底层，BOX层和SOI层；
[0012]步骤S102，由SOI层形成鳍结构基体；
[0013]步骤S103，在鳍结构基体的两侧形成源漏区；
[0014]步骤S104，由鳍结构基体形成位于源漏区之间的鳍结构；
[0015]步骤S105，横跨所述鳍结构形成栅堆叠。
[0016]本发明提供的鳍型场效应晶体管的制造方法中，先形成源漏区，后形成鳍片，可以将高k栅介质层和金属栅极集成到鳍型场效应晶体管中，减小器件的短沟道效应，进而有助于提高半导体器件的性能。另外，取决于器件类型而形成的应变的源漏区根据器件类型可以向鳍片施加不同的应力，从而增加沟道载流子的迁移率。
【专利附图】
【附图说明】
[0017]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
[0018]下列各剖视图均为沿对应的俯视图中给出的剖线(AA’或11”)切割已形成的结构
后获得。
[0019]图1为根据本发明的鳍型场效应晶体管的制造方法的实施方式的流程图；
[0020]图2所示为本发明鳍型场效应晶体管的制造方法具体实施例中所使用的衬底的剖视结构示意图；
[0021]图3所示为本发明鳍型场效应晶体管的制造方法具体实施例中在衬底上形成为制造鳍型场效应晶体管所需的各材料层后的剖视结构示意图；
[0022]图4是对图3示出的半导体结构进行刻蚀后的剖视结构示意图；
[0023]图5是对图4示出的半导体结构进行外延生长和沉积氧化物之后的剖视结构示意图；
[0024]图6是在图5示出的半导体结构上形成光刻胶构图时的俯视结构示意图；
[0025]图7是对图6示出的半导体结构进行刻蚀后的俯视结构示意图；
[0026]图8是图7示出的半导体结构沿A-A’方向的剖视结构示意图；
[0027]图9是图7示出的半导体结构沿1-1”方向的剖视结构示意图；
[0028]图10是图7示出的半导体结构形成侧墙时的俯视结构示意图；
[0029]图11是图10示出的半导体结构沿A-A’方向的剖视结构示意图；
[0030]图12是图10示出的半导体结构沿1-1”方向的剖视结构示意图；
[0031]图13是图10示出的半导体结构形成金属层时的俯视结构示意图；
[0032]图14是图13示出的半导体结构沿A-A’方向的剖视结构示意图；
[0033]图15是图13示出的半导体结构沿1-1”方向的剖视结构示意图；
[0034]图16所示为现有技术中鳍型场效应晶体管的示意图。
[0035]附图中相同或相似的附图标记代表相同或相似的部件。【具体实施方式】
[0036]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
[0037]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0038]下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
[0039]本发明提供的鳍型场效应晶体管的制造方法大致包括:
[0040]步骤S101，提供SOI衬底，该SOI衬底包括基底层，BOX层和SOI层；
[0041]步骤S102，由SOI层形成鳍结构基体；
[0042]步骤S103，在鳍结构基体的两侧形成源漏区；
[0043]步骤S104，由鳍结构基体形成位于源漏区之间的鳍结构；
[0044]步骤S105，横跨所述鳍结构形成栅堆叠。
[0045]下文中将参照图2到图16，结合本发明提供的半导体结构的制造方法的一个具体实施例对各步骤进行进一步的阐述。
[0046]步骤S101，如图2所示，提供SOI衬底，所述SOI衬底至少具有三层结构，分别是:基底层100 (例如，体硅层，图2中只示出部分所述基底层100)、基底层100之上的BOX层120，以及覆盖在BOX层120之上的SOI层130。其中，所述BOX层120的材料通常选用Si02。SOI层130的材料是单晶硅、锗或II1- V族化合物(如碳化硅、砷化镓、砷化铟或磷化铟等)，本【具体实施方式】中选用的SOI衬底是具有超薄SOI层130的SOI衬底，因此该SOI层130的厚度范围为20nm?100nm,例如20nm, 50nm或lOOnm。
[0047]执行步骤S102，由SOI层形成鳍结构基体。本具体实施例中，由SOI层130形成具有一定长度的鳍结构基体，该鳍结构基体覆盖有第一介质层150。
[0048]如图3所不,在SOI衬底上依次形成第三介质层140和第一介质层150。第三介质层140和第一介质层150可以通过化学气相沉积(Chemical vapor deposition, CVD)、高密度等离子体CVD、ALD (原子层淀积)、等离子体增强原子层淀积(PEALD)、脉冲激光沉积(PLD)或其他合适的方法依次形成在SOI层130上。第三介质层140的材料可以是SiO2,其厚度在2nnT5nm之间，例如2nm,4nm,5nm。第一介质层150的材料可以是Si3N4,其厚度在50nm?150nm 之间，例如 50nm, lOOnm, 150nm。[0049]例如，在第一介质层150上进行光刻胶构图，光刻胶的图案与鳍结构基体的图案对应，例如具有一定长度的在半导体结构的宽度方向上延伸的条形(文中一般认为各剖视结构示意图中所示的水平方向为长度方向，与剖视结构示意图纸面垂直的方向为宽度方向，该长度方向对应鳍结构基体、将要形成的鳍结构以及半导体器件沟道的长度方向)。因此以构图后的光刻胶为掩模刻蚀第一介质层150、第三介质层140以及SOI层130的大部分，停止于SOI层130下部，形成中间高、两边低的形状，如图4所示。文中将该刻蚀形成的SOI层130中的凸起称为鳍结构基体，其覆盖有第三介质层140和第一介质层150。如下文所述，该鳍结构基体用于在后续步骤中形成鳍片。刻蚀工艺有多种选择，例如可以采用离子体刻蚀等。
[0050]在其他实施例中，也可以不形成第一介质层150和第三介质层140。
[0051]执行步骤S103，在鳍结构基体的两侧形成源漏区。在本具体实施例中，在鳍结构基体的长度方向上的两侧形成源漏区110，并在源漏区上覆盖第二介质层160，第二介质层的材料不同于第一介质层。在上述刻蚀步骤后，鳍结构基体两侧刻蚀后的SOI层130还留有很薄的一层，用于在上面进行外延生长，形成源漏区110，所述源漏区110的高度可以略高于第三介质层140的上表面。例如，源漏区110可以是应力材料源漏区。例如，对于PMOS器件，所述源漏区110材料可为SinGex (X的取值范围可为0.15?0.75，可以根据工艺需要灵活调节，如0.15,0.3,0.4,0.5或0.75，本文件内未作特殊说明处，X的取值均与此相同，不再赘述)。对于NMOS器件，所述源漏区110材料可为S1:C(C的原子数百分比可以为0.5%?2%，如0.5%、1%或2%，C的含量可以根据工艺需要灵活调节，本文件内未作特殊说明处，C的原子数百分比均与此相同，不再赘述)。源漏区110可以在生长的过程中进行原位掺杂，和/或可以对源漏区Iio进行离子注入，并退火，以激活杂质。对于PMOS器件，可以采用B进行注入。对于NMOS器件，可以采用As或P进行注入。所述源漏区110可进一步调节鳍结构基体内的应力，从而可以调节后续将从鳍结构基体形成的鳍片内的应力，以提高鳍片内的沟道区中载流子的迁移率。
[0052]之后可以在整个半导体结构上形成第二介质层160。第二介质层160的材料不同于第一介质层150。例如当第一介质层150材料为是Si3N4时,第二介质层160可以是氧化物层。可以通过化学气相沉积、高密度等离子体CVD、原子层淀积、等离子体增强原子层淀积、脉冲激光沉积或其他合适的方法形成第二介质层160。形成第二介质层160之后执行平坦化操作，停止于第一介质层150上。如图5所示，形成覆盖源漏区110的第二介质层160，其上表面与第一介质层150上表面齐平。
[0053]执行步骤S 104，由鳍结构基体形成位于源漏区之间的鳍结构。在本具体实施例中，由鳍结构基体形成位于鳍结构基体的长度方向上的两侧的源漏区Iio以及第二介质层160构成的凹陷中的沿所述长度方向延伸的鳍结构。例如，在半导体结构上形成构图的光刻胶200，例如可以采用旋涂、曝光显影的方式进行构图，将意图形成鳍片的地方保护起来，如图6所示。光刻胶层的材料可是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材料等。
[0054]以构图的光刻胶200为掩模刻蚀第一介质层150、第三介质层140、SOI层130，停止于BOX层120的上表面。之后去除构图的光刻胶200,并去除其下的第一介质层150,停止于第三介质层140的上表面，如图7、图8、图9所示。这样形成了位于两侧的源漏区110以及第二介质层160构成的凹陷中的沿所述长度方向延伸的鳍结构(鳍片)。
[0055]在本具体实施例中，还需要在凹陷中暴露的SOI层和源漏区110的侧壁上形成侧墙。在源漏区Iio两侧形成侧墙210，如图10、11和12所示。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过包括沉积刻蚀工艺形成,其厚度范围可以是5nnTl0nm,例如5nm, 8nm,10nm。侧墙210至少高于源漏区110。在鳍结构上并未形成侧墙。
[0056]执行步骤S105，横跨所述鳍结构形成栅堆叠。在本具体实施例中，在凹陷中形成覆盖鳍结构的栅介质层220以及覆盖栅介质层220的栅金属层230。形成覆盖整个半导体结构的栅介质层220 (例如高k介质层);之后在栅介质层220上沉积金属层230 (例如开启电压调节金属层)，形成栅金属层230。并进行平坦化，使所述凹陷中的栅金属层230的上表面与第二介质层160的上表面齐平，如图13、图14、图15所示。凹陷区域以外的其他区域上的栅金属层230被去除。所述高k介质例如可以是:HfA10N、HfSiA10N、HfTaA10N、HfTiA10N、HfON, HfSiON, HfTaON, HfTiON中的一种或其组合，优选为Hf02。栅介质层220的厚度可以为2nnT4nm,例如2nm、3nm或4nm。可以采用热氧化、化学气相沉积、原子层沉积等工艺来形成栅介质层 220。金属层可以是 TaN、TaC、TiN、TaAIN、TiAlN、MoAlN、TaTbN, TaErN, TaYbN,TaSiN、HfSiN、MoSiN、RuTax, NiTax 中的一种或其组合。
[0057]在其他实施例中也可以形成热氧化的栅介质层和多晶硅栅极。
[0058]本发明提供的鳍型场效应晶体管的制造方法中，先形成源漏区110，后形成鳍片，可以将高k栅介质和金属栅集成到鳍型场效应晶体管中，减小器件的短沟道效应，进而有助于提高半导体器件的性能。另外，取决于器件类型而形成的应变的源漏区根据器件类型可以向鳍片施加不同的应力，从而增加沟道载流子的迁移率。
[0059]下面对根据上述方法制造的鳍型场效应晶体管的结构进行概述。
[0060]该鳍型场效应晶体管结构包括:S0I衬底，包括SOI层130、BOX层120和基底层100 ；
[0061]鳍片，由SOI层130的一部分形成；
[0062]位于鳍片两侧在鳍片的宽度方向上延伸的源漏区110，所述鳍片位于延伸的源漏区110形成的凹陷中，源漏区110未与鳍片相连的部分上形成有侧墙210 ；
[0063]栅介质层220，覆盖所述鳍片；
[0064]栅金属层230，覆盖所述栅介质层。
[0065]此所述SOI衬底为三层结构，分别是:基底层100、基底层100之上的BOX层120，以及覆盖在BOX层120之上的SOI层130。其中，所述BOX层120的材料通常选用SiO2, BOX层120的厚度通常大于IOOnm ；S0I层130的材料是单晶硅、锗或II1- V族化合物(如碳化硅、砷化镓、砷化铟或磷化铟等)，本【具体实施方式】中选用的SOI衬底是具有超薄SOI层130的SOI衬底，因此该SOI层130的厚度范围为20nnTl00nm，例如20nm，50nm或lOOnm。
[0066]源漏区110位于鳍片两侧刻蚀后的SOI层130上，其高度略高于第三介质层140的上表面。对于PMOS器件，所述源漏区110材料可为SigGex (X的取值范围可为0.15?
0.75，可以根据工艺需要灵活调节，如0.15,0.3,0.4,0.5或0.75，本文件内未作特殊说明处，X的取值均与此相同，不再赘述);对于NMOS器件，所述源漏区110材料可为S1:C (C的原子数百分比可以为0.5%?2%，如0.5%、1%或2%，C的含量可以根据工艺需要灵活调节，本文件内未作特殊说明处，C的原子数百分比均与此相同，不再赘述)。所述源漏区110可进一步调节鳍片中沟道区内的应力，以提高沟道区内载流子的迁移率。
[0067]第二介质层160位于源漏区110上，第二介质层160的材料可以是Si02。
[0068]侧墙210位于源漏区110两侧，用于将源漏区110与之后形成的栅极堆叠隔离开，因此其高度至少高于源漏区110的高度。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210的厚度范围可以是5nm~10nm,例如5nm,8nm, 10nm。
[0069]鳍片包括SOI层130和位于其上方的第三介质层140。第一氧化物层的材料是Si02。其厚度在 2nnT5nm 之间，例如 2nm, 4nm, 5nm。
[0070]栅介质层220(例如高k介质层)覆盖所述鳍片。所述高k介质例如可以是:HfA10N、HfSiAlON, HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON 中的一种或其组合，优选为Η--2。栅介质层220的厚度可以为2nnT4nm,例如2nm、3nm或4nm。
[0071]栅金属层230 (例如开启电压调节金属层)覆盖栅介质层220。栅金属层230可以包括 TaN、TaC、TiN、TaAIN、TiAIN、MoAIN、TaTbN, TaErN, TaYbN, TaSiN、HfSiN、MoSiN、RuTax,NiTax中的一种或其组合。
[0072]虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
[0073]此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与 本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
【权利要求】
1.一种鳍型场效应晶体管的制造方法，包括: a)提供SOI衬底，该SOI衬底包括基底层(100)，BOX层(120)和SOI层(130); b)由SOI层形成鳍结构基体； c)在鳍结构基体的两侧形成源漏区(110)； d)由鳍结构基体形成位于源漏区(110)之间的鳍结构； e)横跨所述鳍结构形成栅堆叠。
2.根据权利要求1所述的方法，其中，源漏区(110)为应力材料源漏区。
3.根据权利要求1所述的方法，其中，步骤b)中的刻蚀在鳍结构基体的两侧保留部分的SOI层，并且在步骤C)中通过外延生长形成源漏区(110)。
4.根据权利要求3所述的方法，其中当鳍型场效应晶体管为PMOS器件，源漏区(110)的材料为SiGe，Ge元素的比例在15%_75%的范围内。
5.根据权利要求3所述的方法，其中当鳍型场效应晶体管为NMOS器件，源漏区(110)的材料为SiC，C元素的比例在0.5%-2%的范围内。
6.根据权利要求1所述的方法，其中 步骤b)中鳍结构基体上覆盖有第一介质层(150)； 步骤c)中在鳍结构基体的长度方向上的两侧形成源漏区(110)，并在源漏区上覆盖第二介质层(160)，第二介质层的材料不同于第一介质层； 步骤d)中由鳍结构基体形成位于鳍结构基体的长度方向上的两侧的源漏区(110)以及第二介质层(160)构成的凹陷中的沿所述长度方向延伸的鳍结构；并且在步骤e)之前包括 步骤f)在凹陷中暴露的SOI层(130)和源漏区(110)的侧壁上形成侧墙(210);并且 步骤e)包括在凹陷中形成覆盖鳍结构的栅介质层(220)以及覆盖栅介质层的栅金属层(230)。
7.根据权利要求6所述的方法，其中，鳍结构基体和第一介质层(150)之间还存在第三介质层(140)。
8.根据权利要求6所述的方法，其中，步骤d)包括， 在鳍结构基体宽度方向上的特定位置覆盖沿长度方向延伸的具有一定宽度的掩模； 去除鳍结构基体未被掩模覆盖的部分直至露出BOX层(120)； 去除掩模，以及所述掩模(200 )之下的第一介质层(150)。
9.根据权利要求1所述的方法，其中，栅堆叠中的栅介质层(220)为高k介质层，栅金属层(230 )包括开启电压调节金属。
10.根据权利要求6所述的方法，其中，步骤e)包括， 沉积覆盖整个半导体结构的栅介质层(220)； 沉积覆盖栅介质层(220)的栅金属层(230)； 执行平坦化操作去除凹陷以外的其他区域覆盖的栅金属层(230)。
11.根据权利要求1所述的方法，其中，所述源漏区(110)高于所述鳍结构基体。
【文档编号】H01L21/336GK103779227SQ201210407809
【公开日】2014年5月7日 申请日期:2012年10月23日 优先权日:2012年10月23日
【发明者】朱慧珑, 骆志炯, 尹海洲, 梁擎擎 申请人:中国科学院微电子研究所