一种双扩散金属氧化物半导体及其制作方法
【专利摘要】本申请公开了一种双扩散金属氧化物半导体及其制作方法。所述双扩散金属氧化物半导体包括：P型衬底、外延层、场氧、N型阱区、栅氧、多晶硅栅、P型基区、第一N型重掺杂区、第二N型重掺杂区以及P型重掺杂区。所述双扩散金属氧化物半导体具有更小的Ron×A。
【专利说明】一种双扩散金属氧化物半导体及其制作方法
【技术领域】
[0001]本发明涉及一种半导体器件，更具体地说，本发明涉及一种DM0S(双扩散金属氧化物半导体)器件及其制作方法。
【背景技术】
[0002]开关电源被广泛应用于电能转换。其中，buck转换器(降压转换器)是其中众所周知的一种开关电源。buck转换器包括如图1所示耦接的上拉功率器件11、下拉功率器件12、电感13和电容14，其将输入电压Vin转化为较低的输出电压V,由于DMOS器件的优越性能，上述上拉功率器件11和下拉功率器件12通常选用DMOS器件。
[0003]在高压应用场合(如输入电压Vin高于100V)，由于上拉DMOS需要N型掩埋层(NBL)来隔离衬底与体区，上拉DMOS的尺寸往往大于下拉DMOS的尺寸。因此上拉DMOS的击穿电压主要由其漂移区的掺杂决定。而下拉DMOS无需N型掩埋层，其可通过在N型阱至衬底间使用降低表面场技术，来维持高的击穿电压。
[0004]但是，随着半导体行业的发展，需要更高的击穿电压和更小的RonXA(其中，Ron表示导通电阻，A表示器件面积)。
【发明内容】
[0005]因此本发明的目的在于解决现有技术的上述技术问题，提出一种改进的双扩散金属氧化物半导体。
[0006]根据上述目的，本发明提出了一种双扩散金属氧化物半导体，包括:P型衬底；形成在P型衬底上的外延层；形成在外延层上的场氧；形成在外延层内的N型阱区；形成在外延层上的栅氧；形成在栅氧和场氧上的多晶硅栅；形成在外延层内的P型基区；形成在N型阱区内的第一 N型重掺杂区；形成在P型基区内的第二 N型重掺杂区；以及形成在P型基区内的P型重掺杂区，所述P型重掺杂区毗邻所述第二 N型重掺杂区。
[0007]根据上述目的，本发明还提出了一种制作双扩散氧化物半导体的方法，包括:在衬底上形成外延层；在外延层内形成场氧和N型阱区；在外延层上形成栅氧；在栅氧和场氧上形成多晶硅栅；在多晶硅栅上形成正硅酸乙酯层；在外延层内形成P型基区；在外延层内形成与P型基区合并的深P型区；在N型阱区内形成第一 N型重掺杂区、在P型基区内形成第
二N型重掺杂区和P型重掺杂区，所述P型重掺杂区毗邻第二 N型重掺杂区；在正硅酸乙酯层和栅氧上形成层间介质层；形成与第一 N型重掺杂区接触的漏极电极、与第二 N型重掺杂区和P型重掺杂区接触的源极电极。
[0008]根据本发明各方面的上述双扩散金属氧化物半导体及其制作方法具有更小的RonXA0
【专利附图】
【附图说明】
[0009]图1为现有buck电路结构示意图；[0010]图2示意性地示出了根据本发明一实施例的高压上拉DMOS 100的剖面图；
[0011]图3示意性地示出了根据本发明另一实施例的高压上拉DMOS 200的剖面图；
[0012]图4示意性地示出了根据本发明又一实施例的高压上拉DMOS 300的剖面图；
[0013]图5示意性地示出了根据本发明又一实施例的高压上拉DMOS 400的剖面图；
[0014]图6A?61示意性地示出了根据本发明又一个实施例的高压上拉DMOS的制作流程图。
【具体实施方式】
[0015]下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是:不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。
[0016]在整个说明书中，对“ 一个实施例”、“实施例”、“ 一个示例”或“示例”的提及意味着:结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。应当理解，当称元件“耦接到”或“连接到”另一元件时，它可以是直接耦接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，不存在中间元件。相同的附图标记指示相同的元件。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
[0017]在某些白光LED驱动器的应用中，半导体衬底和体区之间的电势差很低(如低于IV)。因此，本发明下述各实施例将NBL从上拉DMOS中移除，以减小器件体积，从而使器件具有较小的RonXA。
[0018]图2示意性地示出了根据本发明一实施例的高压上拉DMOS 100的剖面图。在图2所示实施例中，高压上拉DMOS 100包括:P型衬底101 ;形成在P型衬底101上的外延层120 ;形成在外延层120上的场氧102 ;形成在外延层120内的N型阱区103 ;形成在外延层120上的栅氧104 ;形成在栅氧104和场氧102上的多晶硅栅105 ;形成在多晶硅栅105上的正娃酸乙酯(Tetra Ethyl Ortho Silicate)层112 ;形成在外延层120内的P型基区106 ；形成在N型阱区103内的第一 N型重掺杂区(如N+) 107 ;形成在P型基区106内的第二 N型重掺杂区(如N+) 108 ;形成在P型基区106内的P型重掺杂区(如P+) 109，其中P型重掺杂区109毗邻第二 N型重掺杂区108。
[0019]在一个实施例中，高压上拉DMOS 100进一步包括:形成在正硅酸乙酯层112和栅氧104上的层间介质层115 ;与第一 N型重掺杂区107接触的漏极电极110 ;与第二 N型重掺杂区108和P型重掺杂区109接触的源极电极111。
[0020]在一个实施例中，正硅酸乙酯层112的厚度大约为500.人。
[0021]在一个实施例中，外延层120为P型掺杂。在其他一些实施例中，外延层120可为N型掺杂。[0022]在一个实施例中，N型阱区103作为漏极体区，P型基区106作为源极体区，第一N型重掺杂区107作为漏极接触区，第二 N型重掺杂区108作为源极接触区，P型重掺杂区109作为体接触区。
[0023]在图2所示实施例中，场氧102具有浅沟道隔离结构(shallow-trenchisolation)。
[0024]图3示意性地示出了根据本发明另一实施例的高压上拉DMOS 200的剖面图。图3所示高压上拉DMOS 200与图2所示高压上拉DMOS 100相似。与图2所示高压上拉DMOS100不同的是，在图3所示高压上拉DMOS 200中，其场氧102不具有浅沟道隔离结构。具体来说，图3所示高压上拉DMOS 200包括:P型衬底101 ;形成在P型衬底101上的外延层120 ;形成在外延层120上的场氧102 ;形成在外延层120内的N型阱区103 ;形成在外延层120上的栅氧104 ;形成在栅氧104和场氧102上的多晶硅栅105 ;形成在多晶硅栅105上的正娃酸乙酯(Tetra Ethyl Ortho Silicate)层112 ;形成在外延层120内的P型基区106 ；形成在N型阱区103内的第一 N型重掺杂区(如N+) 107 ;形成在P型基区106内的第二 N型重掺杂区(如N+) 108 ;形成在P型基区106内的P型重掺杂区(如P+) 109，其中P型重掺杂区109毗邻第二 N型重掺杂区108 ;与第一 N型重掺杂区107接触的漏极电极110 ;与第二 N型重掺杂区108和P型重掺杂区109接触的源极电极111。
[0025]在图3所示实施例中，为了绘图简便，未示出层间介质层。但本领域的技术人员应当意识到，图3所示高压上拉DMOS可包括层间介质层。
[0026]在一个实施例中，正硅酸乙酯层112的厚度大约为500A。
[0027]图4示意性地示出了根据本发明又一实施例的高压上拉DMOS 300的剖面图。图4所示高压上拉DMOS 300与图3所示高压上拉DMOS 100相似。与图3所示高压上拉DMOS200不同的是，图4所示高压上拉DMOS 300还包括:形成在外延层120内的深P型区113，其中该深P型区113作为支持源极体区，且该深P型区113与P型基区106合并在一起以增大源极体区的曲率(curvature)并减小第二 N型重掺杂区108下的诱使寄生NPN导通的阻抗，从而提高高压上拉DMOS的稳健性。
[0028]在一个实施例中，P型基区106和深P型区113的接合处是圆的，并且具有大于
0.5iim的曲率。在其他实施例中，P型基区106和深P型区113的接合处可具有其他数值的曲率。
[0029]在一个实施例中，深P型区113具有最优化的掺杂浓度和注入能量，以在源极区周围形成大的曲率。在一个实施例中，深P型区113的掺杂浓度在区间I X IO13CnT3?I X IO15CnT3之间，其注入能量为IOOKeV左右。在其他实施例中，深P型区113可具有其他合适的掺杂浓度和注入能量。
[0030]图5示意性地示出了根据本发明又一实施例的高压上拉DMOS 400的剖面图。图5所示高压上拉DMOS 400与图3所示高压上拉DMOS 200相似。与图3所示高压上拉DMOS200不同的是，图5所示高压上拉DMOS 500还包括:形成在外延层120内的N型轻掺杂阱区114。具体来说，图5所示高压上拉DM0S400包括:P型衬底101 ;形成在P型衬底101上的外延层120 ;形成在外延层120上的场氧102 ;形成在外延层120内的N型阱区103 ;形成在外延层120上的栅氧104 ;形成在栅氧104和场氧102上的多晶硅栅105 ;形成在外延层120内的P型基区106 ;形成在外延层120内位于P型基区106下方的N型轻掺杂阱区114，其中N型阱区103形成在N型轻掺杂阱区114内；形成在N型阱区103内的第一 N型重掺杂区(如N+) 107 ;形成在P型基区106内的第二 N型重掺杂区(如N+) 108 ;形成在P型基区106内的P型重掺杂区(如P+) 109，其中P型重掺杂区109毗邻第二 N型重掺杂区108 ；与第一 N型重掺杂区107接触的漏极电极110 ;与第二 N型重掺杂区108和P型重掺杂区109接触的源极电极111。
[0031]在一个实施例中，N型轻掺杂阱区114具有最优的宽度。在一个实施例中，从P型基区106的边缘至N型阱区103的边缘的宽度Cl1为0.8 μ m，从N型阱区103的边缘至第一N型重掺杂区107的边缘的宽度d2为2.5 μ m。
[0032]在一个实施例中，N型轻掺杂阱区114和N型阱区103作为高压上拉DMOS的漂移区。
[0033]图6A?6H示意性地示出了根据本发明又一个实施例的高压上拉DMOS的制作流程图。
[0034]如图6A所示，所述制作流程包括在衬底101上形成外延层120。在一个实施例中，所述外延层120采用淀积技术，如化学气相沉积技术、等离子增强化学气相沉积技术、原子层沉积技术、液相外延技术或者其他合适的淀积技术。在一个实施例中，外延层120为P型掺杂。在其他一些实施例中，外延层120可为N型掺杂。
[0035]如图6B所示，所述制作流程包括在外延层120内形成场氧102和N型阱区103。在图6B所示实施例中，场氧102未被制作成浅沟道隔离结构。但在其他一些实施例中，场氧102可被制作成浅沟道隔离结构。在一个实施例中，场氧102通过湿法氧化技术形成。
[0036]如图6C所示，所述制作流程包括在外延层120上形成栅氧104。在一个实施例中，栅氧104通过干法氧化技术形成。
[0037]如图6D所示，所述制作流程包括在栅氧104和场氧102上形成多晶硅栅105。
[0038]如图6E所示，所述制作流程包括在多晶硅栅105上形成正硅酸乙酯层112。在一个实施例中，正硅酸乙酯层112的厚度大约为500Λ。
[0039]如图6F所示，所述制作流程包括在外延层120内形成P型基区106。在一个实施例中，P型基区106通过扩散技术或者注入技术形成。
[0040]如图6G所示，所述制作流程包括在N型阱区103内形成第一 N型重掺杂区107、在P型基区106内形成第二 N型重掺杂区108和P型重掺杂区109，所述P型重掺杂区109毗邻第二 N型重掺杂区108。在一个实施例中，第一 N型重掺杂区107、第二 N型重掺杂区108和P型重掺杂区109通过注入技术形成。
[0041]如图6H所示，所述制作流程包括在正硅酸乙酯层112和栅氧104上形成层间介质层115。在一个实施例中，层间介质层115通过淀积技术形成。
[0042]如图61所示，所述制作流程包括形成与第一 N型重掺杂区107接触的漏极电极110、与第二 N型重掺杂区108和P型重掺杂区109接触的源极电极111。
[0043]在一个实施例中，所述制作流程还包括:在N型阱区103形成之前，在外延层120内形成N型轻掺杂阱区，其中N型阱区103在之后的制作过程中形成在N型轻掺杂阱区内，如N型阱区103为N型轻掺杂阱区的一部分。在一个实施例中，N型轻掺杂阱区通过扩散技术或者注入技术形成。
[0044]在一个实施例中，所述制作流程还包括:在P型基区106形成之后，在外延层120内形成深P型区，所述深P型区与所述P型基区合并在一起。在一个实施例中，深P型区通过扩散技术或者注入技术形成。在一个实施例中，深P型区113的掺杂浓度在区间IX IO13CnT3?IX IO15CnT3之间，其注入能量大约为lOOKeV。在其他实施例中，深P型区113可具有其他合适的掺杂浓度和注入能量。
[0045]与现有高压上拉DMOS相比，前述各实施例的高压上拉DMOS具有更小的RonXA。不同于现有技术，前述各实施例的高压上拉DMOS将NBL从器件中移除，因此在给定的击穿电压下具有更小的面积，或者说在给定的面积下具有更高的击穿电压。此外，前述多个实施例的高压上拉DMOS包括与P型基区合并的深P型阱。该深P型阱具有最优的掺杂浓度和注入能量，因此增大了其体区曲率、减小了诱因寄生NPN导通的阻抗。增大的体区曲率提高了击穿电压，减小的诱使寄生NPN导通的阻抗使得高压上拉DMOS具有更大的安全工作区。进一步地，前述多个实施例的高压上拉DMOS还包括形成在外延层内的N型轻掺杂阱区。所述N型轻掺杂阱区具有最优宽度，以避免衬底和体区之间的穿通。
[0046]虽然已参照几个典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。
【权利要求】
1.一种双扩散金属氧化物半导体，包括: P型衬底； 形成在P型衬底上的外延层； 形成在外延层上的场氧； 形成在外延层内的N型阱区； 形成在外延层上的栅氧； 形成在栅氧和 场氧上的多晶硅栅； 形成在外延层内的P型基区； 形成在N型阱区内的第一N型重掺杂区； 形成在P型基区内的第二 N型重掺杂区；以及 形成在P型基区内的P型重掺杂区，所述P型重掺杂区毗邻所述第二 N型重掺杂区。
2.如权利要求1所述的双扩散金属氧化物半导体，进一步包括: 形成在多晶硅栅上的正硅酸乙酯层； 形成在正硅酸乙酯层和栅氧上的层间介质层； 与第一 N型重掺杂区接触的漏极电极； 与第二 N型重掺杂区和P型重掺杂区接触的源极电极。
3.如权利要求1所述的双扩散金属氧化物半导体，还包括:形成在外延层内与P型基区合并的深P型区。
4.如权利要求3所述的双扩散金属氧化物半导体，其中所述P型基区和深P型区的接合处为圆形，且其曲率大于0.5 μ m。
5.如权利要求1所述的双扩散金属氧化物半导体，还包括:形成在外延层内P型基区下的N型轻掺杂阱区。
6.如权利要求1所述的双扩散金属氧化物半导体，其中所述双扩散金属氧化物半导体应用在衬底和P型基区之间的电势差小于IV的场合。
7.一种制作双扩散氧化物半导体的方法，包括: 在衬底上形成外延层； 在外延层内形成场氧和N型阱区； 在外延层上形成栅氧； 在栅氧和场氧上形成多晶硅栅； 在多晶硅栅上形成正硅酸乙酯层； 在外延层内形成P型基区； 在外延层内形成与P型基区合并的深P型区； 在N型阱区内形成第一 N型重掺杂区、在P型基区内形成第二 N型重掺杂区和P型重掺杂区，所述P型重掺杂区毗邻第二 N型重掺杂区； 在正硅酸乙酯层和栅氧上形成层间介质层； 形成与第一 N型重掺杂区接触的漏极电极、与第二 N型重掺杂区和P型重掺杂区接触的源极电极。
8.如权利要求7所述的制作方法，进一步包括:在N型阱区形成之前，在外延层内形成N型轻掺杂阱区，其中N型阱区在之后的制作过程中形成在所述N型轻掺杂阱区内。
9.如权利要求7所述的制作方法，其中所述深P型区的掺杂浓度在区间1X 1013Cm3~1X 1015CnT3之间，注入能量为IOOKeV左右。
10.如权利要求7所述的制作方法，其中所述P型基区和深P型区的接合处为圆形，且其曲率大于0 .5iim。
【文档编号】H01L29/06GK103594520SQ201310634212
【公开日】2014年2月19日 申请日期:2013年11月29日 优先权日:2012年12月3日
【发明者】吉扬永, 马蒂·E·加内特 申请人:成都芯源系统有限公司