包括沟槽晶体管单元阵列的半导体器件及其制造方法

包括沟槽晶体管单元阵列的半导体器件及其制造方法
【专利摘要】本发明的实施例公开了一种包括沟槽晶体管单元阵列的半导体器件及其制造方法。该半导体器件包括在硅半导体本体中的沟槽晶体管单元阵列，该硅半导体本体具有第一主表面以及与第一主表面相对的第二主表面。半导体本体的在第一主表面和第二主表面之间的主侧面具有沿着平行于第一和第二主表面的第一横向方向的第一长度。第一长度等于或者大于半导体本体的其它侧面的长度。沟槽晶体管单元阵列主要包括线性栅极沟槽部分。至少50％的线性栅极沟槽部分沿着第二横向方向或者垂直于第二横向方向延伸。第一和第二横向方向之间的角度在45°±15°范围内。
【专利说明】包括沟槽晶体管单元阵列的半导体器件及其制造方法

【技术领域】
[0001]本公开涉及半导体器件领域，并且特别地涉及一种包括沟槽晶体管单元阵列的半导体器件及其制造方法。

【背景技术】
[0002]诸如功率半导体部件的半导体部件的发展的一个目的在于改进所谓的比导通电阻(specific on_resistance),该比导通电阻为器件的导通电阻与面积的乘积(RonXA)。当旨在减小比导通电阻时，必须结合由半导体工艺引起的器件可靠性的各个方面来考虑对于比导通电阻的单独贡献。
[0003]因此，需要除了其它优点和特征之外还满足减小的比导通电阻以及可靠性的需求的半导体器件。


【发明内容】

[0004]根据实施例，一种半导体器件包括在硅半导体本体中的沟槽晶体管单元阵列，该娃半导体本体具有第一主表面以及与第一主表面相对的第二主表面。半导体本体的在第一主表面和第二主表面之间的主侧面具有沿着平行于第一和第二主表面的第一横向方向的第一长度。第一长度等于或者大于半导体本体的其它侧面的长度。沟槽晶体管单元阵列主要包括线性栅极沟槽部分，并且至少50%的线性栅极沟槽部分沿着第二横向方向或垂直于第二横向方向而延伸。第一和第二横向方向之间的角度在45° ±15°的范围内。
[0005]根据另一实施例，一种半导体器件包括在半导体本体中的沟槽晶体管单元阵列，该半导体本体具有第一主表面以及与第一主表面相对的第二主表面。半导体本体的在第一主表面和第二主表面之间的主侧面具有沿着平行于第一和第二主表面的第一横向方向的第一长度。第一长度等于或者大于半导体本体的其它侧面的长度。沟槽晶体管单元阵列主要包括线性栅极沟槽部分，并且至少50%的线性栅极沟槽部分沿着第二横向方向或者垂直于第二横向方向而延伸。第一和第二横向方向之间的角度在45° ±15°的范围内。
[0006]根据另一实施例，一种制造包括沟槽晶体管单元阵列的半导体器件的方法包括:在半导体晶片中将沟槽晶体管单元阵列的栅极沟槽的至少50%形成为沿着第二横向方向或垂直于第二横向方向延伸的线性栅极沟槽部分。方法进一步包括将半导体晶片划切为包括半导体器件的至少一个半导体芯片。划切包括沿着第一横向方向形成至少一个半导体芯片的主侧面。沿着第一方向的主侧面的长度等于或大于至少一个半导体芯片的其它侧面的长度。第一和第二横向方向之间的角度在45° ±15°的范围内调整。
[0007]本领域技术人员通过阅读以下详细说明并查看附图，将认识到额外的特征和优点。

【专利附图】

【附图说明】
[0008]附图被包括以提供对本发明的进一步理解，并且被合并入本说明书中并且构成说明书的一部分。附图图示了本发明的实施例并且与说明书一起用于解释本发明的原理。本发明的其它实施例以及许多预期的优点将易于理解，因为通过引用以下详细描述它们将变得更好理解。附图的元件无需按照相对于彼此成比例。相同的附图标记表示对应的或者相似的部件。
[0009]图1是包括沟槽晶体管单元阵列的沿着第二横向方向的平行栅极沟槽部分的半导体本体的示意性顶视图，该第二横向方向与沿半导体本体的主侧面的第一方向形成角度
α ο
[0010]图2是包括晶体管单元阵列的沿着垂直于图1所示第二方向的方向的平行栅极沟槽部分的半导体本体的示意性顶视图。
[0011]图3是包括晶体管单元阵列的沿着第二横向方向的平行栅极沟槽部分以及倒角器件的半导体本体焊盘的示意性顶视图，该倒角器件包括沿着第二横向方向延伸的边缘。
[0012]图4是包括晶体管单元阵列的沿着第二横向方向的平行栅极沟槽部分、在半导体本体的对角相对的角部处的倒角器件焊盘、以及半导体本体的对角相对的倒角角部的半导体本体的示意性顶视图。
[0013]图5示出了半导体本体的示意性顶视图，该半导体本体包括晶体管单元阵列的主要沿着第二横向方向的以及沿着垂直于第二横向方向的第三横向方向的平行栅极沟槽部分。
[0014]图6图示了包括晶体管单元阵列的沿着第二横向方向的平行栅极沟槽部分、以及电子电路的半导体本体的示意性顶视图，该电子电路包括模拟电路和/或数字电路和/或混合信号电路。
[0015]图7Α图示了穿过图1至图6所示栅极沟槽的剖视图的一个示例。
[0016]图7Β图示了穿过图1至图6所示栅极沟槽的剖视图的另一示例。
[0017]图8图示了根据实施例的平行栅极沟槽部分的长度的示意图。
[0018]图9是制造半导体器件的方法的一个实施例的示意性流程图。

【具体实施方式】
[0019]在以下详细说明书中对附图进行引用，附图形成说明书的一部分并且在附图中以图示的方式示出了其中可以实践本发明的特定实施例。应该理解的是在不脱离本发明的范围的情况下可以利用其它实施例并且可以做出结构上或逻辑上的改变。例如，作为一个实施例的一部分图示的或描述的特征可以与其它实施例结合地使用以产生另外的实施例。本发明意在包括这些修改和改变。使用特定语言描述各个示例，该特定语言不应被解释为限制所附权利要求的范围。附图并未按照比例绘制，并且仅用于图示的目的。为了明晰，如果并未给出不同的说明，在不同附图中相同附图标记表示相同的元件或制造工艺。
[0020]如在说明书中所使用的，术语“电耦合”并非意在意指元件必须直接地耦合在一起。替代地，可以在“电耦合”的元件之间提供插入元件。作为示例，没有、一部分或所有插入元件可以是可控的，以在“电耦合”的元件之间提供低欧姆连接，并且在另一时间提供非低欧姆连接。术语“电连接”意在描述在电连接在一起的元件之间的低欧姆电连接，例如经由金属和/或高掺杂半导体的连接。
[0021]一些附图通过在掺杂类型旁标示或“ + ”来指相对掺杂浓度。例如，“η—”意味着掺杂浓度小于“η”掺杂区域的掺杂浓度，而“η+”掺杂区域具有比“η”掺杂区域更大的掺杂浓度。相同的相对掺杂浓度的掺杂区域可以具有或者可以不具有相同的绝对掺杂浓度。例如，两个不同的η+掺杂区域可以具有不同的绝对掺杂浓度。这同样适用于例如η—掺杂和P+掺杂区域。在以下所描述实施例中，所示半导体区域的导电类型表示为η型或P型，更具体为η —型、η型、η+型、P —型、P型和P+型之一。在每一个所示实施例中，所示半导体区域的导电类型可以反之亦然。换言之，在对于下文所描述的任一个实施例的备选实施例中，所示的P型区域可以是η型的，并且所示的η型区域可以是P型的。
[0022]诸如“第一”、“第二”等的术语用于描述各个结构、元件、区域、部分等，并且并非意在限定。相同的术语在说明书全文中涉及相同的元件。
[0023]术语“具有”、“包含”、“包括”等是开放性的，并且术语指示存在所陈述的元件或特征，但是并非排除附加的元件或特征。冠词“一(a、an)”和“该(the) ”意在包括复数以及单数，除非上下文明确给出不同的说明。
[0024]图1是半导体器件100的示意性顶视图。根据实施例，半导体器件100是分立半导体器件，例如诸如功率晶体管的场效应晶体管(FET)。根据另一实施例，半导体器件100是包括FET以及附加的模拟电路和/或数字电路和/或混合信号电路的集成电路(IC)。
[0025]半导体器件100包括在硅半导体本体105中的沟槽晶体管单元阵列。硅半导体本体105包括单晶半导体材料。根据实施例，硅半导体本体105包括晶体硅半导体衬底。在晶体硅半导体衬底上可以不布置可选的半导体层或者布置一个或多个可选的半导体层。可选的半导体层可以是生长或沉积在硅半导体衬底上的外延半导体层。
[0026]娃半导体本体105包括第一主侧面107,该第一主侧面107在第一主表面(例如，半导体本体105的正面)与第二主表面(例如半导体本体105的背面)之间。图1的绘制平面平行于第一和第二主表面。第一主侧面107具有沿着平行于第一和第二主表面的第一横向方向X1的第一长度1工。第一长度I1等于或者大于半导体本体105的其它侧面的长度。在图1所示实施例中，第一主侧面107的第一长度I1等于与第一主侧面107相对的第二主侧面113的长度12。第三侧面115的第三长度I3小于第一和第二主侧面107、113的长度I1^ 12。第三侧面115的第三长度I3等于与第三侧面115相对的第四侧面117的第四长度
14。根据图1所示实施例，在第一与第三侧面107、115之间的角度β等于90°。半导体本体105的形状是矩形。根据其它实施例，角度β可以不同于90°。
[0027]沟槽晶体管单元阵列主要包括线性栅极沟槽部分1001、1002...(1000+η)。根据实施例，沟槽晶体管单元阵列是功率沟槽晶体管单元阵列，并且线性栅极沟槽部分1001、1002...(1000+η)的数目η在500至100000的范围内。
[0028]在图1所示实施例中，线性栅极沟槽部分1001、1002...(1000+η)是沿着第二横向方向X2延伸的条带状的平行栅极沟槽。在图1所示实施例中，角度α等于45°。根据其它实施例，角度α不同于45°并且在45° ±15°的范围内。
[0029]根据实施例，第一横向方向X1平行于{110}面,其中{110}表不由娃半导体本体105的晶格的对称性而等价于(110)的面族。娃具有基本金刚石晶体结构，该基本金刚石晶体结构由相对彼此位移的两个接合的面心立方晶胞组成。此处表面或晶面的朝向的表示遵循密勒指数表示系统，该密勒指数表示系统基于对平面(或事实上任何平行的平面)与固体的主晶轴如何相交的考虑。
[0030]根据实施例，第一主侧面107是{110}面，其中硅中的{110}面以与诸如{100}的不同晶向的面相比的低断裂强度为特征。因此，由于芯片划切导致的在半导体本体105的主侧面107处的破坏可以减小。因此，由半导体本体105的主侧面107的破坏引起的器件可靠性的降低可以减小。
[0031]根据实施例，半导体本体105的厚度在20 μ m至120 μ m的范围内。当减小半导体本体105的厚度时，应该关于器件可靠性而考虑在侧面处由于芯片划切导致的损伤。
[0032]根据图1所示实施例，线性栅极沟槽部分1001、1002...(1000+η)的侧壁平行于{100}面或者与其重合，或者由于例如沟槽蚀刻的沟槽处理引起的锥度而稍微与其偏离。因为在沟槽晶体管单元的本体区域与沟槽晶体管单元的栅极电介质之间的界面处沟道区域因此也平行于{100}面，所以可以实现由于沿着{100}面低表面密度而引起的高电荷载流子迁移率。因此，可以减小比导通电阻。
[0033]图1所示的实施例允许通过芯片划切与沟道电阻的组合改进而联合改进比导通电阻和可靠性。假如低断裂强度的晶面与高电荷载流子迁移率的晶面相互不同，上述实施例也可以适用于除了硅之外的其它半导体本体。
[0034]根据实施例，线性栅极沟槽部分1001、1002...(1000+η)的长度从小于100 μ m至大于1mm。考虑到在第一和第二横向方向Xl、X2之间角度α，得到了栅极沟槽长度的宽广范围。
[0035]半导体器件100进一步包括在第一主表面处的接触焊盘123。接触焊盘123是导电区域，例如包括金属层并且可以用作键合焊盘的区域。根据实施例，接触焊盘123是栅极焊盘、源极焊盘、漏极焊盘、以及用于器件测量/测试的接触焊盘的之一。
[0036]图2是根据实施例的半导体器件200的示意性顶视图。
[0037]图2中所示实施例中半导体器件200包括线性栅极沟槽部分2001、2002...2000+η，该线性栅极沟槽部分是平行的并且沿着第三横向方向X3延伸。在第一和第三方向χι、χ32间的角度Y垂直于图1中所示第二横向方向χ2并且在45° ±1°的范围内。根据其它实施例，角度Y可以不同于45°，并且落入45° ±15° (即30°至60° )的范围内。
[0038]根据实施例，图2中所示实施例中角度Y或图1中所示实施例中角度α选择为在30°至60°范围内，以使得当沿着相对于其它晶面具有更低断裂强度的晶面发生芯片划切时，实现在栅极电介质与本体区域之间的界面处沟道区域中的高电荷载流子迁移率。
[0039]图3是根据实施例的半导体器件300的示意性顶视图。
[0040]类似于图1中所示半导体器件100，半导体器件300包括线性栅极沟槽部分3001、3002…(3000+η)，该线性栅极沟槽部分是平行的并且沿着第二横向方向X2延伸。半导体器件300进一步包括倒角的接触焊盘323,该接触焊盘323包括沿着第二横向方向X2的边缘332。因此，相对于其它线性栅极沟槽部分3001、3002...(3000+η)具有至边缘332最小距离的线性栅极沟槽部分(3000+η)平行于边缘332而延伸。由此，可以最小化由布置接触焊盘引起的栅极沟槽终止(gate trench terminat1n)。
[0041]图4是根据另一实施例的半导体器件400的示意性顶视图。类似于图3中所示半导体器件300，半导体器件400包括在半导体本体405中的线性栅极沟槽部分4001、4002...(4000+n),该线性栅极沟槽部分沿着第二横向方向X2延伸。半导体器件400进一步包括接触焊盘423a、423b。接触焊盘423a、423b中的每一个包括在半导体本体405中沿着平行于线性栅极沟槽部分4001、4002...(4000+n)的第二横向方向x2延伸的边缘。类似于图3中所示实施例，可以最小化由于设置接触焊盘引起的栅极沟槽的终止。
[0042]半导体本体405包括对角相对的倒角角部441、442。倒角角部441、442减小或者抵消了电场尖峰和/或区域中的应变。
[0043]图5是根据另一实施例的半导体器件500的示意性顶视图。半导体器件500包括在半导体本体505中沿着第二方向x2延伸的第一线性栅极沟槽部分5001a、5002a、…(5000+n)a。第二线性栅极沟槽部分5001b、5002b、…(5000+n)b沿着垂直于第二方向X2的第三方向X3延伸。通过中间的线性栅极沟槽部分5001c、5002c、…(5000+n)c而接合第一和第二线性栅极沟槽部分 5001a、5002a、...(5000+n)a、5001b、5002b、...(5000+n)b。
[0044]根据图5所示实施例，全部线性栅极沟槽部分(即线性栅极沟槽部分5001a、5002a、…(5000+n) a、5001b、5002b、…(5000+n)b、5001c、5002c、…(5000+n) c)中的 40%至50%沿着第二方向X2延伸，并且全部线性栅极沟槽部分的40%至50%沿着垂直于第二方向X2的第三方向X3延伸。
[0045]图6是根据另一实施例的半导体器件600的示意性顶视图。半导体器件600包括晶体管单元阵列，该晶体管单元阵列具有线性栅极沟槽部分6001、6002、…6000+n，该线性栅极沟槽部分类似于关于以上实施例所描述的半导体器件沿着第二方向x2延伸。半导体器件600进一步包括电子电路660。电子电路660包括模拟电路和/或数字电路和/或混合信号电路。半导体器件600是集成电路。以上实施例的结构特征可以组合和/或交换。作为示例，半导体器件600的倒角接触焊盘623可以形状不同，并且半导体器件600可以包括附加的接触焊盘。
[0046]图7A图示了沿着图1所示晶体管单元阵列的切割线A-A’的剖视图的第一示例。
[0047]晶体管单元包括作为半导体本体105的一部分的η—掺杂漂移区。半导体本体105进一步包括高掺杂衬底，例如η+掺杂衬底196。栅极沟槽1002从第一主表面182延伸进入半导体本体105。栅极电介质183为栅极沟槽1002的侧壁和底侧加衬。栅极电介质183被布置在栅极沟槽1002中的栅极电极184与P掺杂本体区域185之间。
[0048]η+掺杂源极区域186在第一主表面182处邻接栅极沟槽1002。可以经由施加至栅极电极184的电压而控制沟道区域中的导电率，该沟道区域在η+掺杂源极区域186和η —掺杂漂移区域181之间，该沟道区域位于P掺杂本体区域185与栅极电介质183之间的界面处。P掺杂本体区域185和η+掺杂源极区域186在第一主表面182处电耦合至接触187。可选的P+掺杂本体接触区域188可以改进与接触187的低电阻接触或欧姆接触。
[0049]图7Α中所示沟槽晶体管单元是沟槽晶体管单元的一个示例，并且可以适用于在此所描述任何实施例。
[0050]图7Β示出了经过图1所示线性栅极沟槽部分1002的剖视图的另一示例。图7Β中所示示例不同于图7Α所示示例之处在于，栅极沟槽1002包括在栅极电极184下方的场电极191。场电介质192环绕场电极191并且与栅极电介质183接合。
[0051]图8图示了图1所示实施例的线性栅极沟槽部分1001、1002...1000+η的长度的散布可能性P的示意图。散布可能性P也适用于在此所描述的其它实施例。
[0052]如果晶体管单元阵列包括具有1±1%长度的至少一个线性栅极沟槽部分，那么散布可能性P等于I。根据由曲线A所示第一实施例，晶体管单元阵列包括从小于20 μ m至大于1mm的栅极沟槽长度。根据由曲线B所示另一实施例，线性栅极沟槽部分1001、1002、...1000+η的长度的散布可能性P在从小于100 μ m至大于Imm的范围内。
[0053]第一和第二方向X1、X22间角度α引起线性栅极沟槽部分1001、1002、…1000+η的长度的大的散布。
[0054]图9图示了根据制造半导体器件的实施例的示意性工艺流程。
[0055]方法特征S900包括在半导体晶片中将沟槽晶体管单元阵列的栅极沟槽的至少50 %形成为沿着第二横向方向或垂直于第二横向方向延伸的线性栅极沟槽部分。
[0056]方法特征S910包括将半导体晶片划切为包括半导体器件的至少一个半导体芯片，其中划切包括沿着第一横向方向形成至少一个半导体芯片的主侧面，沿着第一方向的侧面的长度等于或者大于至少一个半导体芯片的其它侧面的长度。第一和第二横向方向之间的角度在45° ±15°的范围内调整。
[0057]根据实施例，半导体晶片是硅晶片。根据其它实施例，如果低断裂强度的晶面与高电荷载流子迁移率的晶面彼此不同，则半导体晶片由除了硅之外的材料制成。
[0058]应该理解的是本文所描述的各个实施例的特征可以相互组合，除非上下文明确给出不同的说明。
[0059]尽管已经在本文中图示并描述了具体实施例，本领域技术人员将知晓的是可以在不脱离本发明的范围的情况下将具体实施例替换为多种备选的和/或等价的实施方式。本申请意在覆盖本文所描述的具体实施例的任何修改例或变形例。因此，本发明意在仅由权利要求及其等价形式所限定。
【权利要求】
1.一种半导体器件，包括: 在硅半导体本体中的沟槽晶体管单元阵列，所述硅半导体本体具有第一主表面和与所述第一主表面相对的第二主表面； 所述半导体本体的在所述第一主表面与所述第二主表面之间的主侧面具有沿着平行于所述第一主表面和所述第二主表面的第一横向方向的第一长度，其中所述第一长度等于或者大于所述半导体本体的其它侧面的长度；并且其中 所述沟槽晶体管单元阵列主要包括线性栅极沟槽部分，并且至少50%的所述线性栅极沟槽部分沿着第二横向方向或者垂直于所述第二横向方向而延伸，所述第一横向方向和所述第二横向方向之间的角度在45° ±15°范围内。
2.根据权利要求1所述的半导体器件，其中所述半导体本体的厚度在20μ m至120 μ m的范围内。
3.根据权利要求1所述的半导体器件，其中所述角度为45°±1°。
4.根据权利要求1所述的半导体器件，其中所述第一横向方向与所述娃半导体本体的{110}面平行。
5.根据权利要求1所述的半导体器件，其中所述主侧面与所述硅半导体本体的{110}面平行或者重合。
6.根据权利要求1所述的半导体器件，其中所述第二横向方向与所述硅半导体本体的{100}面平行。
7.根据权利要求1所述的半导体器件，其中所述沟槽晶体管单元阵列的栅极沟槽的侧面与所述硅半导体本体的{110}面平行或者重合。
8.根据权利要求1所述的半导体器件，其中所述线性栅极沟槽部分包括多个不同并且平行的栅极沟槽。
9.根据权利要求8所述的半导体器件，其中所述平行的栅极沟槽是条带状的。
10.根据权利要求8所述的半导体器件，其中所述平行的栅极沟槽的数目在500至10000范围内。
11.根据权利要求8所述的半导体器件，其中所述平行的栅极沟槽的长度在从小于100 μ m至大于1_范围内。
12.根据权利要求1所述的半导体器件，其中至少50%的所述平行的栅极沟槽具有不同长度。
13.根据权利要求1所述的半导体器件，其中至少80%的所述线性栅极沟槽部分沿着所述第二方向延伸。
14.根据权利要求1所述的半导体器件，其中40%至50%的所述线性栅极沟槽部分沿着所述第二方向延伸，并且40 %至50 %的所述线性栅极沟槽部分垂直于所述第二方向延伸。
15.根据权利要求1所述的半导体器件，其中所述硅半导体本体包括至少一个倒角角部。
16.根据权利要求1所述的半导体器件，进一步包括接触焊盘，所述接触焊盘具有沿着所述第二横向方向延伸的边缘。
17.根据权利要求1所述的半导体器件，其中所述半导体器件是分立的功率晶体管，所述功率晶体管具有至少0.5mm2的沟槽晶体管单元阵列的面积。
18.根据权利要求1所述的半导体器件，其中所述半导体器件是集成电路，所述集成电路包括功率晶体管电路块，所述功率晶体管电路块具有由所述沟槽晶体管单元阵列占据的至少0.5mm2的面积。
19.一种半导体器件，包括: 在半导体本体中的沟槽晶体管单元阵列，所半导体本体具有第一主表面以及与所述第一主表面相对的第二主表面 所述半导体本体的在所述第一主表面和所述第二主表面之间的主侧面具有沿着平行于所述第一主表面和所述第二主表面的第一横向方向的第一长度，其中所述第一长度等于或大于所述半导体本体的其它侧面的长度；并且其中 所述沟槽晶体管单元阵列主要包括线性栅极沟槽部分，并且至少50%的所述线性栅极沟槽部分沿着第二横向方向或者垂直于所述第二横向方向而延伸，所述第一横向方向和所述第二横向方向之间的角度在45° ±15°范围内。
20.一种制造包括沟槽晶体管单元阵列的半导体器件的方法，所述方法包括: 在半导体晶片中将所述沟槽晶体管单元阵列的栅极沟槽的至少50%形成为沿着第二横向方向或垂直于所述第二横向方向延伸的线性栅极沟槽部分；以及 将所述半导体晶片划切为包括所述半导体器件的至少一个半导体芯片，其中所述划切包括沿着第一横向方向形成所述至少一个半导体芯片的主侧面，所述主侧面的沿着所述第一方向的长度等于或者大于所述至少一个半导体芯片的其它侧面的长度；并且 其中所述第一横向方向和所述第二横向方向之间的角度在45° ±15°范围内调整。
21.根据权利要求20所述的方法，其中: 所述半导体晶片是硅晶片；并且 所述第一横向方向与所述硅晶片的{110}面平行。
22.根据权利要求20所述的方法，其中: 所述半导体晶片是硅晶片；并且 所述第二横向方向与所述硅晶片的{100}面平行。
【文档编号】H01L27/088GK104134665SQ201410174094
【公开日】2014年11月5日 申请日期:2014年4月28日 优先权日:2013年5月3日
【发明者】M·聪德尔, M·施内甘斯 申请人:英飞凌科技股份有限公司