三维存储器及其制造方法
【专利摘要】一种三维存储器制造方法，包括步骤：在衬底上形成第一材料层与第二材料层的堆叠结构；刻蚀堆叠结构露出衬底，形成垂直的多个第一开孔；在每个第一开孔中形成填充层；在每个第一开孔周围，刻蚀堆叠结构露出衬底，形成垂直的多个第二开孔；在每个第二开孔中形成垂直的沟道层和漏极；选择性刻蚀去除填充层，重新露出第一开孔；侧向刻蚀部分或者完全去除第二材料层，留下凹槽；在凹槽中形成栅极堆叠结构；在每个第一开孔底部的衬底上和/或中形成共源极。依照本发明的三维存储器制造方法，将TCAT三维器件的字线深槽替换为深孔刻蚀来完成相同的功能，提高集成密度，简化堆叠结构的刻蚀工艺，保留了金属栅控制性能。
【专利说明】三维存储器及其制造方法
【技术领域】
[0001] 本发明涉及一种半导体器件及其制造方法，特别是涉及一种高密度三维存储器及 其制造方法。
【背景技术】
[0002] 为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元 的尺寸的方法。随着二维（2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显 著增大，以至于难以执行多电平单元（MLC)操作。为了克服2D存储器件的限制，业界已经 研发了具有三维（3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高 集成密度。
[0003] 业界目前一种常用的3D存储器件结构是太比特单元阵列晶体管（TCAT)。具体地， 可以首先在衬底上沉积多层叠层结构（例如氧化物和氮化物交替的多个0N0结构）；通过 各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线（WL)延伸方 向分布、垂直于衬底表面的多个沟道通孔（可直达衬底表面或者具有一定过刻蚀）；在沟道 通孔中沉积多晶硅等材料形成柱状沟道；沿着WL方向刻蚀多层叠层结构形成直达衬底的 沟槽，露出包围在柱状沟道周围的多层叠层；针对叠层中相邻层之间的刻蚀选择性，选择刻 蚀选择比较高的腐蚀液湿法去除叠层中的第二类型材料，在柱状沟道周围留下横向分布的 第一类型材料构成的突起结构；在沟槽中突起结构的侧壁沉积高k介质材料的栅极介质层 以及金属材质的栅极导电层构成的栅极堆叠；刻蚀叠层结构形成源漏接触并完成后端制造 工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层，而留 下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电 场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的闪存 单元构成的门阵列而记录所存储的逻辑状态。其中，为了将单元区多个串并联M0SFET信号 引出，在柱状沟道顶部沉积填充多晶硅材料形成漏区，并形成与漏区电连接的金属接触塞 以进一步电连接至上方的位线（bit-line，BL)。此外，在多个垂直柱状沟道之间衬底中形 成带有金属硅化物接触的共用源区。在单元导通状态下，电流从共用源区流向周围的垂直 沟道区，并在控制栅极（与字线WL相连）施加的控制电压作用下向上穿过垂直沟道中感应 生成的多个源漏区，通过沟道顶部的漏区而进一步流向上方的位线。
[0004] 该TCAT器件结构具有体擦除（改变控制栅极可以引起感应源漏区以及浮栅极中 电势变化，能整体擦除）、金属栅极（能较方便通过控制金属材料控制功函数从而调节晶体 管阈值）等诸多优点。但是另一方面，由于除了顶部的选择晶体管（USG，位于存储晶体管 单元串上方）之外，其余栅极与字线（WL)连接都是通过刻蚀孔进行共享链接，并且采用后 栅工艺刻蚀去除伪栅极形成栅极开口并沉积金属栅极，这种极高深宽比（AR例如通常大于 40:1乃至100:1)的深接触孔以及栅极开口将由于沉积多层薄膜而使得宽度增大，进而使 得TCAT的存储单元密度无法有效进一步减小。同时，深槽的刻蚀和深孔沟道的刻蚀都是对 多层堆栈的刻蚀，工艺复杂度很高，深孔和深槽的形状差异使得刻蚀的工艺也要有所变化。
[0005] 与TCAT技术对应的，另一种常用的器件结构例如是采用位成本可缩减（BiCS)的 NAND结构，通过将存储器单元三维地布置在衬底之上来提高集成密度、其中沟道层垂直坚 立在衬底上，栅极分为下层的选择栅极、中层的控制栅极以及上层的选择栅极三部分，通过 将栅极信号分布在三组栅电极中以减小信号之间的串扰。具体地，上层和下层的器件用作 选择晶体管--栅极高度/厚度较大的垂直M0SFET，栅极介质层为常规的单层高k材料； 中层的器件用作存储单元串，栅极高度/厚度较小，栅极介质层为隧穿层、存储层、阻挡层 的堆叠结构。基于BiCS的NAND结构器件的具体制造工艺一般包括，在硅衬底上沉积下层 选择栅电极层，刻蚀下层选择栅电极层形成直达衬底的孔槽以沉积沟道层的下部分以及下 层栅电极的引出接触，在上方沉积控制栅极层，刻蚀控制栅极层形成作为存储器单元区域 的中间沟道区以及中层控制栅电极的引出接触，刻蚀形成控制栅极，按照字线、位线划分需 要将整个器件分割为多个区域，在之上沉积上层选择栅极并刻蚀、沉积形成上部沟道以及 上层引出接触，之后采用后续工艺完成器件的制造。在BiCS结构中，除了最上方的选择晶 体管USG之外，下方的所有栅电极都可以是平板状，相对于TCAT而言可以避免深沟槽、深孔 接触工艺，有利于提高存储器密度。在这种工艺过程中，最为关键的刻蚀步骤仅在于对于中 间层存储器沟道区和引出接触的光刻，这直接决定了整个器件的集成度以及信号抗干扰能 力。然而，BiCS结构虽然通过存储阵列与选择晶体管堆叠放置而分别利用控制栅极阈值， 并且通过分层连接栅极避免了过大深宽比的接触孔或栅极开口的复杂工艺，但是只能通过 多晶硅材质的栅极诱导漏极泄漏电流（GIDL)进行擦除，无法进行体擦除，读写效率较低。
【发明内容】
[0006] 由上所述，本发明的目的在于克服上述技术困难，一种能以较低成本实现接触互 连并且保持金属栅控制性能的新型三维存储器结构的制造方法。
[0007] 为此，本发明一方面提供了一种三维存储器制造方法，包括步骤：在衬底上形成第 一材料层与第二材料层的堆叠结构；刻蚀堆叠结构露出衬底，形成垂直的多个第一开孔； 在每个第一开孔中形成填充层；在每个第一开孔周围，刻蚀堆叠结构露出衬底，形成垂直的 多个第二开孔；在每个第二开孔中形成垂直的沟道层和漏极；选择性刻蚀去除填充层，重 新露出第一开孔；侧向刻蚀部分或者完全去除第二材料层，留下凹槽；在凹槽中形成栅极 堆叠结构；在每个第一开孔底部的衬底上和/或中形成共源极。
[0008] 其中，第一材料层、第二材料层、填充层三者之间具有各自不同的刻蚀选择性。
[0009] 其中，第一材料层、第二材料层、填充层材料选自氧化娃、氮化娃、氮氧化娃、非晶 硅、非晶锗、DLC、非晶碳的任意一种及其组合。
[0010] 其中，第一开孔的尺寸大于或等于第二开孔的尺寸。
[0011] 其中，沟道层为中心包括绝缘体的中空结构。
[0012] 其中，形成共源极之后进一步包括，在每个第一开孔侧壁形成绝缘层，在绝缘层侧 壁以及每个第一开孔底部形成接触共源区的接触层。
[0013] 其中，形成接触层之时或者之后进一步包括，控制沉积工艺参数或者回刻使得接 触层的顶面低于栅极堆叠结构最顶层的底面，并且采用绝缘层回填。
[0014] 其中，形成接触层之后进一步包括，刻蚀去除部分第一材料层、栅极堆叠结构形成 第三开孔，在第三开孔中沉积绝缘材料形成与栅极堆叠结构最顶层之间的隔离绝缘区。
[0015] 其中，形成隔离绝缘区之后进一步包括，在器件上形成层间介质层，刻蚀层间介质 层形成第四开孔直至露出接触层，填充金属形成共源线引线。
[0016] 其中，形成共源线接触塞之后进一步包括，在器件上形成第二层间介质层，刻蚀第 二层间介质层形成第五开孔直至暴露沟道区，填充金属形成位线接触。
[0017] 其中，刻蚀形成第一开孔之前进一步包括，在阵列区域周围的字线接触区域刻蚀 堆叠结构形成台阶，依次暴露每个第一材料层和第二材料层的端部。
[0018] 本发明另一方面提供了一种三维存储器制造方法，包括步骤：在衬底上形成第一 材料层与第二材料层的堆叠结构；刻蚀堆叠结构露出衬底，同时形成垂直的多个第一开孔 以及在每个第一开孔周围的多个第二开孔；在每个第一开孔中形成填充层；在每个第二开 孔中形成垂直的沟道层和漏极；选择性刻蚀去除填充层，重新露出第一开孔；侧向刻蚀部 分或者完全去除第二材料层，留下凹槽；在凹槽中形成栅极堆叠结构；在每个第一开孔底 部的衬底上和/或中形成共源极。
[0019] 本发明又一方面提供了一种三维存储器，包括：在衬底上垂直分布的多个共源极 引线，与衬底中和/或上的共源极接触；在每个共源极引线周围垂直于衬底分布的多个沟 道层，每个沟道层顶部具有漏极；在每个沟道层侧壁上的多个绝缘隔离层以及在每个绝缘 隔离层之间的多个栅极堆叠结构。
[0020] 依照本发明的三维存储器制造方法，将TCAT三维器件的字线深槽替换为深孔刻 蚀来完成相同的功能，提高集成密度，简化堆叠结构的刻蚀工艺，保留了金属栅控制性能。
【专利附图】
【附图说明】
[0021] 以下参照附图来详细说明本发明的技术方案，其中：
[0022] 图1至图10为依照本发明的三维半导体存储器件制造方法的各个步骤的剖视图 和/或顶视图。
【具体实施方式】
[0023] 以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技 术效果，公开了能以较低成本实现接触互连并且保持金属栅控制性能的新型三维存储器结 构的制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语"第 一"、"第二"、"上"、"下"等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明 并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0024] 如图1所示，在衬底1上交替形成第一材料层2A与第二材料层2B的堆叠结构2。 衬底1材质可以包括体硅（bulk Si)、体锗（bulkGe)、绝缘体上硅（SOI)、绝缘体上锗（GeOI) 或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。 为了与现有的1C制造工艺兼容，衬底1优选地为含硅材质的衬底，例如Si、S0I、SiGe、Si:C 等。堆叠结构2的选自以下材料的组合并且至少包括一种绝缘介质：如氧化硅、氮化硅、非 晶碳、类金刚石无定形碳（DLC)、氧化锗、氧化铝、等及其组合。第一材料层2A具有第一刻蚀 选择性，第二材料层2B具有第二刻蚀选择性并且不同于第一刻蚀选择性（例如两种材料之 间的刻蚀选择比大于5:1并优选大于10:1)。在本发明一个优选实施例中，叠层结构2A/2B 均为非导电材料，层2A/层2B的组合例如氧化硅与氮化硅的组合、氧化硅与（未掺杂）多晶 硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等等。在本发明另一优选实施例中，层 2A与层2B在湿法腐蚀条件或者在氧等离子干法刻蚀条件下具有较大的刻蚀选择比（例如 大于5:1)。层2A、层2B的沉积方法包括PECVD、LPCVD、HDPCVD、MOCVD、MBE、ALD、热氧化、蒸 发、溅射等各种工艺。在本发明一个最优实施例中，层2A为二氧化硅，层2B为氮化硅。如 图1所示，最低部的层2B将用于未来最底层选择栅电极形成，因此标注为LSG，最顶部的层 2B将用于未来最顶层选择栅电极形成，因此标注为USG，中部具有从WLO?WLn的多个层2B 以用于n+1条位线。图1中仅示出了 η = 2的情形，但是实际上η可以依照需要为大于等 于1的任何正整数。
[0025] 任选的，如图2所包括的剖视图2Α和顶视图2Β所示，刻蚀堆叠结构2Α/2Β，依次露 出一部分层2Α/2Β的侧面端部以形成台阶状的字线焊垫区域（WL-Pad Region，WLPR)，中心 区域为阵列区域（Array Region，AR)。其中，在WLPR区域，依次暴露了顶层USG上方的层 2A:USG、用于WL2的层2B上方的层2A:WL2、用于WL1的层2B上方的层2A:WL1、用于WL0的 层2B上方的层2A:WL0、用于LSG的层2B上方的层2A:LSG、以及保护衬底1的层2A。以下 图3至图10的步骤将针对图2中的中心的阵列区域进行，换言之也即各个顶视图仅示出了 区域2A:AR中的一部分。
[0026] 在现有技术的TCAT结构制造方法中，一般是刻蚀深孔并沉积多晶硅等沟道材料 形成沟道后，通过执行深槽刻蚀暴露出作为层2B的伪栅（SiN)，之后移去层2B的伪栅并完 成栅堆栈介质层和金属电极沉积等步骤完成存储单元的制备；随后通过侧墙、注入和硅化 来完成共源区形成；接着通过深槽的氧化物填充、CMP，共源区CSL接触孔刻蚀和填充，金属 线连线来完成CSL的连线。如【背景技术】部分所述，这种后形成的深槽往往难以兼顾深宽比 以及金属填充率，容易导致器件失效。
[0027] 与之对照的，本发明的一个实例不用深槽而用如图3所示的深孔刻蚀，这样工艺 和沟道形成工艺相同，在完成存储单元的制备之后，直接通过侧墙、硅化和金属的深孔填充 完成共源区的接触，然后引线完成CSL连线。相对而言，多层介质刻蚀工艺简单，存储阵列 的密度提高，共源区的接触孔引出工艺更加简单，原有的二氧化硅填充深槽并平坦化、刻蚀 接触孔、填充接触孔的方式直接被深孔的侧墙绝缘层和金属接触孔填充所替代
[0028] 如包括剖视图3A、顶视图3B的图3所示，在阵列区域刻蚀堆叠结构2直至暴露衬 底1 (该区域将形成未来的共源区），形成作为伪栅极开孔的第一开孔（未示出）并在伪栅 极开孔中形成填充层3。在稍后图5所示的步骤中，第一开孔将作为形成共源区1S以及侧 向刻蚀去除部分层2B所用的入口区域。优选地，采用RIE或等离子干法刻蚀各向异性刻蚀 层2A/层2B的堆叠结构2,形成露出衬底1以及衬底1上交替堆叠的层2A/层2B的侧壁的 第一开孔（未不出）。刻蚀气体例如针对二氧化娃和氮化娃等材质的碳氟基刻蚀气体，并且 通过增加碳氟比而在侧壁形成由含C聚合物形成的临时保护侧壁，最终获得较好的垂直侧 壁。在本发明一个优选实施例中刻蚀气体优选C 3F6、C4F8等含C量比较高的气体并进一步 优选通过增加氧化性气体如o 2、co等控制侧壁形貌。平行于衬底1表面切得的孔槽的截面 形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边 形等等各种几何形状。填充层3沉积方法包括PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射 等，材质优选为与堆叠结构2的层2A、层2B均具有高选择性的材料，例如层3、层2A、层2B 三者之间每两个之间的刻蚀选择比均大于等于5 :1。在本发明一个优选实施例中，层2A为 氧化硅，层2B为氮化硅，填充层为非晶硅、非晶锗、非晶碳、DLC等，反之亦然。
[0029] 接着，如包括剖视图4A、顶视图4B的图4所示，在每个第一开孔周围刻蚀形成多个 第二开孔并形成垂直的沟道区4。与刻蚀形成第一开孔的工艺类似，RIE或等离子干法刻蚀 各向异性刻蚀层2A/层2B的堆叠结构2,在第一开孔的周围形成多个露出衬底1以及衬底 1上交替堆叠的层2A/层2B的侧壁的第二开孔（未示出）。刻蚀气体例如针对二氧化硅和 氮化硅等材质的碳氟基刻蚀气体，并且通过增加碳氟比而在侧壁形成由含C聚合物形成的 临时保护侧壁，最终获得较好的垂直侧壁。在本发明一个优选实施例中刻蚀气体优选C 3F6、 C4F8等含C量比较高的气体并进一步优选通过增加氧化性气体如02、C0等控制侧壁形貌。 如图4A、4B所示，用于暴露共源区的第一开孔的尺寸（例如直径）要大于或等于用于形成 沟道区的第二开孔尺寸，例如两者尺寸（直径或者多边形的最大跨距的比值）比大于1.. 5 并优选大于等于2。在本发明一个实施例中，每一个第一开孔周围具有六个第二开孔，以便 于提高稍后侧向刻蚀层2B的效率以及均匀性。在本发明其他实施例中，每一个第一开孔周 围可以具有的第二开孔的数目为2、3、4、5、6、7、8、9乃至更多。
[0030] 此后，在第二开孔中形成多个垂直的沟道层4。沟道层4的材质可以包括单晶硅、 单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料，沉积工艺包括LPCVD、PECVD、HDPCVD、 MOCVD、MBE、ALD等。在本发明一个实施例中，沟道层4的沉积方式为局部填充第二开孔的 侧壁而形成为具有空气隙的中空柱形。在本发明其他实施例中，选择沟道层4的沉积方式 以完全或者局部填充第二开孔，形成实心柱、空心环、或者空心环内填充绝缘层（未示出） 的核心-外壳结构。沟道层4的水平截面的形状与第二开孔类似并且优选地共形，可以为 实心的矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等 等各种几何形状，或者为上述几何形状演化得到的空心的环状、桶状结构（并且其内部可 以填充绝缘层）。优选地，对于空心的柱状沟道层4结构，可以进一步在沟道层4A内侧填充 绝缘隔离层4B，例如通过LPCVD、PECVD、HDPCVD等工艺形成例如氧化硅材质的层4B，用于 支撑、绝缘并隔离沟道层4A。此后，在沟道层4顶部沉积漏区接触4D。优选地，采用与沟道 层4材质相同或者相近（例如与Si相近的材质SiGe、SiC等，以便微调晶格常数而提高载 流子迁移率，从而控制单元器件的驱动性能）的材质沉积在第二开口的顶部而形成存储器 件单元晶体管的漏区4D，并且可以进一步形成硅化物（未示出）以降低接触电阻。
[0031] 如剖视图5A和顶视图5B所示，选择性刻蚀去除填充层3,重新露出第一开孔2T， 利用第一开孔2T侧向刻蚀去除堆叠结构中的第二材料层（伪栅极层）2B。首先，采用垂直 的各向异性刻蚀工艺，例如采用RIE或等离子干法刻蚀工艺（进一步提高碳氟比以刻蚀非 晶硅、非晶锗，或者采用氧等离子干法刻蚀去除非晶碳、DLC材质的填充层3)，或者针对填 充层3的材质而选用基本或者完全不腐蚀层2A、层2B的腐蚀液来湿法腐蚀去除层3 (例如 针对非晶硅材质的层3,采用TMAH腐蚀液）。垂直的各向异性刻蚀工艺完全去除了填充层 3,重新露出了较宽的垂直的第一开孔2T。随后，采用各向同性干法刻蚀工艺，横向刻蚀去除 层2B，在层2A之间留下了侧向凹槽2R。例如减小碳氟比以横向刻蚀氮化硅的层2B、或者 采用热磷酸腐蚀氮化硅的层2B。备选地，当层2A为氮化硅、层2B为氧化硅时，可以采用HF 基腐蚀液腐蚀层2B。
[0032] 如附图6所示，在第一开孔2T底部形成共源区1S，在凹槽2R中形成栅极堆叠结构 5A/5B。可以通过离子注入掺杂、以及优选地进一步在表面形成金属硅化物（未示出）而形 成源区IS。金属硅化物例如NiSi2_y、NihPtxSi2_ y、CoSi2_y或Ni^COxSih，其中X均大于Ο 小于1，y均大于等于〇小于1。栅极堆叠结构5包括栅极绝缘层5Α和栅极导电层5Β。层 5A的沉积方法包括PECVD、HDPCVD、M0CVD、MBE、ALD、蒸发、溅射等。图中未示出的是，层5A 优选地进一步包括多个子层，例如隧穿层、存储层、阻挡层。其中隧穿层包括Si02或高k材 料，其中高k材料包括但不限于氮化物（例如SiN、SiON、AlN、TiN)、金属氧化物（主要为副 族和镧系金属元素氧化物，例如]\%0、41 2033&205、1102、2110、21〇 2、!1?)2、0602、￥203、1^ 203)、氮 氧化物（如HfSiON)、钙钛矿相氧化物（例如PbZrxIV x03 (ΡΖΤ)、Β&χ5ινχ--03 (BST))等，隧穿 层可以是上述材料的单层结构或多层堆叠结构。存储层是具有电荷俘获能力的介质材料， 例如SiN、HfO、ZrO等及其组合，同样可以是上述材料的单层结构或多层堆叠结构。阻挡层 可以是氧化硅、氧化铝、氧化铪等介质材料的单层结构或多层堆叠结构。在本发明一个实施 例中，层5A例如是氧化硅、氮化硅、氧化硅组成的0N0结构。
[0033] 栅极导电层5Β可以是多晶娃、多晶锗娃、或金属，其中金属可包括Co、Ni、Cu、Α1、 Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及 这些金属的氮化物，栅极导电层5B中还可掺杂有C、F、N、0、B、P、As等元素以调节功函数。 栅极绝缘层5A与栅极导电层5B之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的 阻挡层（未示出），阻挡层材质为1具、1为具、1^1具、1^1 !^具，其中厘为1&、11、!^、21·、 Mo、W或其它元素。同样地，层5B可以是单层结构也可以是多层堆叠结构。
[0034] 进一步地，如图6所示，在第一开孔2T侧壁形成较薄的绝缘层6A并在绝缘层6A中 填充金属形成源极接触6B。绝缘层6A可以采用热氧化、化学氧化、PECVD、HDPCVD等工艺形 成，材质可以为氧化硅、氮化硅或高K材料。层6A优选仅覆盖第一开孔2T侧壁，底部堆积 的较薄部分可以采用湿法腐蚀工艺或者各向同性干法刻蚀工艺去除，类似于侧墙技术。随 后，采用M0CVD、MBE、ALD、蒸发、溅射等工艺形成低电阻的共源极接触线6B，也称作CSL。优 选地，采用CMP或者回刻方法，或者调整沉积金属工艺参数，降低层6B的高度使其顶部低于 最顶部的栅极堆叠结构5A/5B的底面（顶部的该金属栅极结构即用于顶部选择晶体管的顶 部选择栅线USG)，接着再回填绝缘层6A直至与最顶层的层2A齐平。
[0035] 此后，优选地，如图7A剖视图和图7B顶视图所示，刻蚀去除CSL层6B顶部的绝缘 层6A，露出下方的层6B。在该刻蚀步骤中，刻蚀形成的第三开孔6T尺寸要大于第一开孔2T 的尺寸（例如圆形的直径或多边形的最大跨距），去除了一部分USG层级的栅极堆叠结构 5A/5B。如图7B所示，共源极接触线CSL图形连接了多个第三开孔6T，并且可以进一步延伸 出存储单元区而连接至外部电路形成互连线。
[0036] 如图8所示，在第三开孔6T中填充同样的绝缘层6A，形成了顶层选择栅极线的隔 离绝缘区。
[0037] 如图9所示，在整个器件之上形成层间介质层（ILD) 7。例如采用喷涂、旋涂、CVD 沉积等工艺形成低k材料的ILD 7,低k材料包括但不限于有机低k材料（例如含芳基或 者多元环的有机聚合物）、无机低k材料（例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、 BSG、PSG、BPSG)、多孔低k材料（例如二硅三氧烷（SSQ)基多孔低k材料、多孔二氧化硅、 多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物）。随后刻蚀 ILD 7直至暴露CSL层6B，形成第四开孔（未示出）并沉积金属材料形成接触塞8,连接了 阵列的共源区1S。
[0038] 如图10A和图10B所示，完整位线连接。在第一 ILD 7之上采用类似工艺和材质 沉积第二ILD 9并刻蚀形成暴露沟道区4D的接触孔，沉积金属形成位线连接10。
[0039] 值得注意的是，图1至图10仅示出了根据本发明一个实施例的工艺方法，本发明 还可以采用其他工序完成三维存储器件的制造。例如，在本发明一个优选的备选实施例中， 图3B和图4B所示的用于共源区的第一开孔与用于沟道区的第二开孔可以通过一次光刻/ 刻蚀构图实现，也即图3和图4所示工艺可以合并，只要在每个第一开孔周边存在多个第二 开孔即可。在本发明另一备选实施例中，在执行完成图6所示的栅极堆叠结构填充之后，在 图7A、图7B以及之后所示的连线阶段按照图7B、图10B所示的版图进行刻蚀，完成各层栅 电极隔离（中心包围了金属层6A的隔离层6B图形）并形成共源极连线CSL图形。具体地， 在刻蚀孔完成栅堆栈沉积以后，然后介质填充平坦化整个平面，然后按照图10B所示CSL标 注的区域进行物理刻蚀，类似于TCAT工艺中WL-Cut的步骤，沉积薄的介质层侧墙，然后沉 积金属等导电层形成一个共源区的导电面。好处在于，前一个实例中除了 USG隔离其他的 WL没有隔离，这个方法可以完全像TCAT -样完成各层WL的隔离。
[0040] 在本发明另一备选实施例中，可以在图5移除作为伪栅极的层2B工序之中，与图5 所示相邻两个第一开孔2T直线连线之间仅有一个沟道层4不同，如图10C所示，可以在两 列（沿图5B中上下方向排列）第一开孔2T之间具有多个沟道层4,由此增大了第一开孔2T 之间的距离，并且在刻蚀去除层2B时仅部分去除而在凹槽2R中保留部分伪栅极层2B，利用 伪栅极层2B的自对准完成了控制栅的自动隔离。换言之，相邻的两列沟道层4之间的栅极 堆叠结构5A/5B的侧面通过残留的第二材料层2B而绝缘隔离，增强了器件的绝缘性能。
[0041] 依照本发明的三维存储器制造方法，将TCAT三维器件的字线深槽替换为深孔刻 蚀来完成相同的功能，提高集成密度，简化堆叠结构的刻蚀工艺，保留了金属栅控制性能。 [0042] 尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需 脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公 开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明 的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开 的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【权利要求】
1. 一种三维存储器制造方法，包括步骤： 在衬底上形成第一材料层与第二材料层的堆叠结构； 刻蚀堆叠结构露出衬底，形成垂直的多个第一开孔； 在每个第一开孔中形成填充层； 在每个第一开孔周围，刻蚀堆叠结构露出衬底，形成垂直的多个第二开孔； 在每个第二开孔中形成垂直的沟道层和漏极； 选择性刻蚀去除填充层，重新露出第一开孔； 侧向刻蚀部分或者完全去除第二材料层，留下凹槽； 在凹槽中形成栅极堆叠结构； 在每个第一开孔底部的衬底上和/或中形成共源极。
2. 如权利要求1所述的三维存储器制造方法，其中，第一材料层、第二材料层、填充层 三者之间具有各自不同的刻蚀选择性。
3. 如权利要求2所述的三维存储器制造方法，其中，第一材料层、第二材料层、填充层 材料选自氧化硅、氮化硅、氮氧化硅、非晶硅、非晶锗、DLC、非晶碳的任意一种及其组合。
4. 如权利要求1所述的三维存储器制造方法，其中，第一开孔的尺寸大于或等于第二 开孔的尺寸。
5. 如权利要求1所述的三维存储器制造方法，其中，沟道层为中心包括绝缘体的中空 结构。
6. 如权利要求1所述的三维存储器制造方法，其中，形成共源极之后进一步包括，在每 个第一开孔侧壁形成绝缘层，在绝缘层侧壁以及每个第一开孔底部形成接触共源区的接触 层。
7. 如权利要求6所述的三维存储器制造方法，其中，形成接触层之时或者之后进一步 包括，控制沉积工艺参数或者回刻使得接触层的顶面低于栅极堆叠结构最顶层的底面，并 且采用绝缘层回填。
8. 如权利要求6所述的三维存储器制造方法，其中，形成接触层之后进一步包括，刻蚀 去除部分第一材料层、栅极堆叠结构形成第三开孔，在第三开孔中沉积绝缘材料形成与栅 极堆叠结构最顶层之间的隔离绝缘区。
9. 如权利要求8所述的三维存储器制造方法，其中，形成隔离绝缘区之后进一步包括， 在器件上形成层间介质层，刻蚀层间介质层形成第四开孔直至露出接触层，填充金属形成 共源线引线。
10. 如权利要求9所述的三维存储器制造方法，其中，形成共源线接触塞之后进一步包 括，在器件上形成第二层间介质层，刻蚀第二层间介质层形成第五开孔直至暴露沟道区，填 充金属形成位线接触。
11. 如权利要求1所述的三维存储器制造方法，其中，刻蚀形成第一开孔之前进一步包 括，在阵列区域周围的字线接触区域刻蚀堆叠结构形成台阶，依次暴露每个第一材料层和 第二材料层的端部。
12. -种三维存储器制造方法，包括步骤： 在衬底上形成第一材料层与第二材料层的堆叠结构； 刻蚀堆叠结构露出衬底，同时形成垂直的多个第一开孔以及在每个第一开孔周围的多 个第二开孔； 在每个第一开孔中形成填充层； 在每个第二开孔中形成垂直的沟道层和漏极； 选择性刻蚀去除填充层，重新露出第一开孔； 侧向刻蚀部分或者完全去除第二材料层，留下凹槽； 在凹槽中形成栅极堆叠结构； 在每个第一开孔底部的衬底上和/或中形成共源极。
13. -种三维存储器，包括： 在衬底上垂直分布的多个共源极引线，与衬底中和/或上的共源极接触； 在每个共源极引线周围垂直于衬底分布的多个沟道层，每个沟道层顶部具有漏极； 在每个沟道层侧壁上的多个绝缘隔离层以及在每个绝缘隔离层之间的多个栅极堆叠 结构。
【文档编号】H01L21/8247GK104157654SQ201410404550
【公开日】2014年11月19日 申请日期:2014年8月15日 优先权日:2014年8月15日
【发明者】霍宗亮, 刘明, 靳磊 申请人:中国科学院微电子研究所