一种非易失性高密度三维半导体存储器件的制作方法
【专利摘要】本实用新型公开了一种非易失性高密度三维半导体存储器件，包括由多个垂直方向的三维NAND存储串构成的存储串阵列；每个三维NAND存储串包括半导体区域以及围绕半导体区域的四层包裹结构；半导体区域包括沟道以及分别与沟道两端连接的源极和漏极；源极与漏极串联连接；沟道为方柱形结构；四层包裹结构从里到外依次为隧穿电介质层、电荷存储层、阻隔电介质层以及控制栅电极；阻隔电介质层在不同的方向具有不同的厚度，依次为d1、d2、d3、d4，并满足关系式d1<d2<d3<d4。本实用新型中同一个存储单元中的阻隔电介质有不一致的厚度，而阻隔电介质厚度不同的区域，写入电压不同，存储电荷量随写电压增大而增大或减小，一个存储单元至少能存两位数据。
【专利说明】一种非易失性高密度三维半导体存储器件
【技术领域】
[0001] 本实用新型属于微电子器件【技术领域】，更具体地，涉及一种非易失性高密度三维 半导体存储器件。
【背景技术】
[0002] 虽然20nm(或者更小）多晶硅浮栅非易失性存储阵列有着完善的制造技术，要将 平面存储阵列的特征尺寸再减小会变得非常困难。进一步的尺寸减小将会出现临近单元的 相互串扰、浮栅存储电子数目过少等问题。为了继续提高存储密度，发展出了三维垂直堆叠 存储器件。
[0003] 三维垂直NAND(notand，非并）存储串在2001年被首次公开（"NovelUltraHigh DensityMemorywithaStacked-SurroundingGateTransistor(S-SGT)Structured Cell",IEDMProc. (2001)33-36)。但是，这种NAND存储串每个单元只能存储一位数据。多 值存储是实现存储器的容量扩充的有效方式之一。 实用新型内容
[0004] 针对现有技术的缺陷，本实用新型的目的在于提供一种非易失性高密度三维半导 体存储器件，旨在实现非易失性三维半导体存储器的多值存储，并大幅度提高三维半导体 存储器件的存储密度。
[0005] 本实用新型提供了一种非易失性高密度三维半导体存储器件，包括由多个位于垂 直方向的三维NAND存储串构成的存储串阵列；每个三维NAND存储串包括半导体区域，以 及围绕所述半导体区域的四层包裹结构；所述半导体区域包括沟道以及分别与所述沟道 两端连接的源极和漏极；所述源极与所述漏极串联连接；所述沟道为方柱形结构；所述四 层包裹结构从里到外依次为隧穿电介质层、电荷存储层、阻隔电介质层以及控制栅电极； 所述阻隔电介质层在不同的方向具有不同的厚度，依次为dl、d2、d3、d4,并满足关系式 dl〈d2〈d3〈d4。
[0006] 其中，所述阻隔电介质层的厚度dl、d2、d3、d4满足关系式4*dl= 3*d2 = 2*d3 = d4 或dl+15nm=d2+10nm=d3+5nm=d4。
[0007] 其中，dl厚度取值为5nm_20nm。
[0008] 其中，工作时，通过在控制栅电极施加正电压，使电子从半导体沟道通过隧道电介 质层进入浮栅实现写入操作；通过在源极施加正电压，利用隧穿电介质层和沟道区之间的 隧道效应，将注入到浮栅的电荷吸引到沟道实现擦除操作。
[0009] 其中，所述电荷存储层的材料为纳米晶材料。
[0010] 其中，所述隧穿电介质层的厚度为5nm-20nm。
[0011] 通过本实用新型所构思的以上技术方案，与现有技术相比，由于其在现有的三维 半导体器件结构的基础上做出器件结构改变，能够实现多值存储并且与现有三维半导体器 件工艺相匹配。
【专利附图】
【附图说明】
[0012] 图1是本实用新型提供的非易失性三维半导体存储器的结构示意图；
[0013] 图2是本实用新型提供的非易失性三维NAND存储串结构的俯视图图；
[0014] 图3是本实用新型提供的非易失性三维NAND存储串的制备步骤一中多层膜的结 构不意图，图为剖面图；
[0015] 图4是本实用新型提供的非易失性三维NAND存储串的制备步骤一中形成第一通 孔80的结构示意图，图为剖面图；
[0016] 图5是本实用新型提供的非易失性三维NAND存储串的制备步骤一中形成第一通 孔80的结构7]^意图，图为俯视图；
[0017] 图6是本实用新型提供的非易失性三维NAND存储串的制备步骤二中形成第二通 孔81的结构示意图，图为剖面图；
[0018] 图7是本实用新型提供的非易失性三维NAND存储串的制备步骤二中形成第二通 孔81的结构7]^意图，图为俯视图；
[0019] 图8是本实用新型提供的非易失性三维NAND存储串的制备步骤三中在第二通孔 81中堆叠膜结构的结构示意图，图为剖面图；
[0020] 图9是本实用新型提供的非易失性三维NAND存储串的制备步骤三中形成第三通 孔82的结构7]^意图，图为俯视图；
[0021] 图10是本实用新型提供的非易失性三维NAND存储串的制备步骤三中形成第三通 孔82的结构示意图，图为剖面图；
[0022] 图11是本实用新型提供的非易失性三维NAND存储串的制备步骤四中形成隧穿电 介质层11的结构示意图，图为俯视图；
[0023] 图12是本实用新型提供的非易失性三维NAND存储串的制备步骤四中形成隧穿电 介质层11的结构示意图，图为剖面图；
[0024] 图13是本实用新型提供的非易失性三维NAND存储串的制备步骤五和六中形成半 导体区域1及上电极122的结构示意图，图为剖面图；
[0025] 其中，1为半导体区域；121为控制栅电极；122为绝缘层；7为阻隔电介质层；9为 电荷存储层；11为隧穿电介质层；201为下电极；202为上电极；100为衬底；120为堆叠结 构。
【具体实施方式】
[0026] 为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施 例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释 本实用新型，并不用于限定本实用新型。
[0027] 针对现有技术的缺陷，本实用新型的目的在于提供一种三维NAND存储串，其中一 个存储单元能够存储至少两位数据。
[0028] 通过改变制备工艺在形成栅电极与浮置栅极之间的阻隔电介质层时，使得同一个 存储单元的阻隔电介质层存在不同厚度dl、d2、d3、d4,并且电荷存储层采用可以固定存储 电荷的浮栅介质（例如金属纳米晶）。从而在不同栅极电压下，可以有相应程度的电荷隧穿 及不同的浮栅电荷存储量，这样就可以形成两位以上的数据的存储，即实现多值存储。
[0029] 本实用新型提供了一种三维NAND存储串，能够在一个存储单元中存储至少两位 数据，提高存储密度。
[0030] NAND存储串中的基本存储单元的结构：中间是半导体区域，半导体区域包含源 区、沟道区和漏区，其中沟道区两端分别与源区、漏区相连，源区和漏区串联；围绕中间半导 体区域包裹着四层结构，从里到外依次是，隧穿电介质层、电荷存储层（浮栅）、阻隔电介质 层以及控制栅电极。
[0031] 隧穿电介质层很薄，电子可以通过隧穿效应通过隧道电介质层。写入方法是，在控 制栅加正电压，使电子从半导体沟道通过隧道电介质层进入浮栅。擦除方法是，在源极加正 电压，利用隧穿电介质层和沟道区之间的隧道效应，将注入到浮栅的电荷吸引到沟道。写入 时，对于厚度不同的阻隔电介质层，需要控制栅加不同的正电压，所加正电压与阻隔电介质 层的厚度成正比。浮栅分散的金属纳米点或者半导体纳米颗粒结构，电荷隧穿到浮栅中后 会被限制在电荷存储层中，电荷存储层采用纳米晶等材料从而使得电荷不会在其内部发生 移动。因此，对应不同厚度的阻隔电介质层，只有加上对应的隧穿电压值后，对应的浮栅中 才会有电荷的存储。
[0032] 在本实用新型中，一个三维NAND存储串200包括一个至少一端垂直延伸至衬底 100上平面。在本实用新型中，如图1所示源/漏电极包括一个在半导体区域1之下的下电 极102和在半导体区域1之上的上电极202。
[0033] 半导体区域1包含了该NAND存储串上每个存储单元的源极、漏极及沟道，不同单 元的源漏串联。半导体区域1采用半导体沉积技术沉积，主要采用硅、锗、锗化硅等半导体 材料。
[0034] 绝缘层122可以包括使用任何电学绝缘材料，譬如氧化硅、氮化硅、氮氧化硅，或 者其它high-k绝缘材料。
[0035] 如图1所示，一个三维NAND串包括多个控制栅电极121，不同器件平面的控制栅电 极之间成平行分布，同平行于衬底100。控制栅电极121可以是一个带状的大致平行于衬 底100表面的部分。控制栅材料可以包括一种或多种任何合适的导体或半导体材料，譬如 掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。譬如，在一些实施例中，多晶硅 因为容易制备而被采用。
[0036] 阻隔电介质层7与控制栅电极121相邻，可能被它包围。阻隔电介质层7可以包 括多个阻隔电介质部分，只与多个控制栅电极121中的一个接触。譬如，一个位于器件层次 A的阻隔电介质层7与控制栅电极121接触，一个位于器件层次B的阻隔电介质层7与控制 栅电极121接触。
[0037] 阻隔电介质层7在不同方向有不同的厚度，(11、(12、(13、(14具有不同的值，关系如下 4*dl= 3*d2 = 2*d3 =d4。该厚度不同的阻隔电介质层7的部分位于电荷存储层9和控 制栅电极121之间。dl厚度取值为5nm-20nm。阻隔介质7可以是从任何一个或多个相同 或者不同的电绝缘材料中独立选择，譬如氧化娃、氮化娃、氮氧化娃，或者其它high-k绝缘 材料。
[0038] 一体三维NAND串还包括多个电荷存储层9,电荷存储层9位于阻隔电介质层7与 隧穿电介质层11之间。相似地，多个分立电荷存储层9包括至少一个位于器件层次A的第 一分立电荷存储层，和位于器件层次B的第二分立电荷存储层，不同器件层的电荷存储层 之间由阻隔层122隔开。
[0039] -体三维NAND串的隧穿电介质层11位于电荷存储层9和半导体区域1之间。隧 穿电介质层11具有统一的厚度。隧穿电介质层11可以是用原子层沉积（ALD)或者化学气 象沉积（CVD)方法形成氧化硅层。隧穿电介质层11厚度在5到20nm范围内。
[0040] 电荷存储层9可以采用导体纳米晶（例如金纳米晶），或者一种分立电荷存储电介 质（譬如氮化娃或者其它电介质）等。譬如，电荷存储层9具有电荷分立存储特征。电荷 存储层9、阻隔电介质层7与隧穿电介质层11形成氧化物-氮化物-氧化物三层结构。
[0041] 图3-13展示了实施例1的NANA串制备方法。
[0042] 如参考图3所示，步骤（1):在衬底100上附着下电极201，并在所述下电极201上 沉积多层膜堆叠结构120 ;在多层膜堆叠结构120中进行深孔刻蚀形成通孔80 ;其中多层 膜堆叠结构120由控制栅电极121和绝缘层122交替堆叠形成；
[0043] 在已经分布了下电极结构的衬底100上制备堆叠结构120,堆叠结构120由控制栅 电极121和阻隔层122交替堆叠而成。
[0044] 刻蚀堆叠结构120形成第一通孔80阵列，如图4和图5所示，第一通孔80阵列就 是之后制备的NAND串所在位置。
[0045] 其中，控制栅电极121、阻隔层122可以用任何合适的沉积方法，譬如溅射、CVD、 MBE等，沉积在衬底之上。控制栅电极121、阻隔层122可以是6到100纳米厚。在本实施 例中，控制栅电极121包括第一导体（譬如金属或金属合金）或者半导体（譬如重掺杂n+、 P+多晶硅）控制栅电极材料，阻隔层122选用绝缘材料（譬如氮化硅、氧化硅等等）。所述 重掺杂包括半导体材料掺杂n型或p型浓度大于1018cnT3。
[0046] 步骤（2)在通孔80沉积阻隔电介质材料，然后进行刻蚀形成第二通孔81，并且形 成一个阻隔电介质层7。在形成第二通孔81时，采用的是非对称的刻蚀图案，如图6所示， dl〈d2〈d3〈d4,阻隔电介质层7的厚度不一致，呈阶梯分布。电介质7可以有5到20nm的厚 度。
[0047] 具体为：在通孔80中沉积阻隔电介质材料，然后进行刻蚀形成第二通孔81，并且 形成一个阻隔电介质层7,如图6和图7所示，图6为俯视图，图7为剖面图。阻隔电介质材 料可以包括用原子层沉积（ALD)或者化学气象沉积（CVD)方法形成氧化硅层。其它high-k 电介质材料，譬如氧化铪，可以用作替代或者加在氧化硅之上。
[0048] 其中，在形成第二通孔81时，采用的是非对称的刻蚀图案，如图6所示， dl〈d2〈d3〈d4,阻隔电介质层7的厚度不一致，呈阶梯分布。电介质7可以有5到20nm的厚 度。
[0049] 在如图7所示，步骤（3):在步骤⑵形成的第二通孔81中相继交替沉积电荷存 储材料和阻隔电介质材料，形成堆叠膜结构。然后进行刻蚀，形成第三通孔82并且同时形 成电荷存储层9.电荷存储层。
[0050] 第二通孔81中沉积电荷存储材料和阻隔电介质材料，如图8所示形成堆叠膜结 构。如图9和图10所示，图9为俯视图，图10为剖面图，在形成的堆叠膜结构中进行刻蚀， 形成第三通孔82,并且同时形成电荷存储层9。
[0051] 分立电荷存储层9可以电荷存储材料包括一个电荷存储电介质材料（譬如氮化硅 分立电荷存储电介质结构）。可更换地，分立电荷存储材料可以包括导体或半导体浮栅材料 (譬如，金属、金属混合物、硅化金属、或者中掺杂多晶硅浮栅材料）。任何可用的方法都可 以用于形成电荷存储层9,譬如原子层沉积（ALD)或者化学气相沉积（CVD)。
[0052] 步骤（4):在第三通孔82中填充隧穿电介质材料，然后进行刻蚀，形成第四通孔 83,并同时形成隧穿电介质层11，隧穿电介质层11厚度在5到20nm范围内。
[0053] 具体为：在步骤（2)中形成的第三通孔82中填充隧穿电介质材料，然后进行刻蚀， 形成第四通孔83,并同时形成隧穿电介质层11，如图11和12所示，其中图11为俯视图，图 12为剖面图，并且其中形成的隧穿电介质层11厚度在5到20nm范围内。隧穿电介质层11 可以是用原子层沉积（ALD)或者化学气象沉积（CVD)方法制备。
[0054] 步骤（5):在第四通孔83填充半导体材料，形成一个半导体区域1。然后在第四通 孔83填充半导体材料，形成一个半导体区域1，如图13所示。半导体区域1中包括轻掺杂 P型或n型（掺杂浓度低于1017cnT3)的硅材料。一个n型沟道更合适，因为它可以很容易 和n+结连接。但是，p型沟道器件也可以用。所述第四通孔83为方形，其边长一般在15nm 至lj80nm之间。
[0055] 半导体区域1可以用任何想用的方法形成。譬如可以在第四通孔83中覆盖堆叠 120通过沉积半导体（譬如多晶硅）材料形成，然后用化学机械抛光（CMP)把上面多余的半 导体材料刻蚀掉。
[0056] 如图13所示，步骤（6):第一电极202可以在半导体区域1上形成，上电极可采用 光刻然后沉积的工艺来完成。
[0057] 具体为：第一电极202可以在半导体区域1上形成，上电极可采用光刻然后沉积的 工艺来完成，最终形成图1的结构。在半导体沟道1之下的第二电极102可以在衬底100之 上，在形成堆叠120之前形成。下电极102和上电极202可以用作NAND串的源/漏电极。
[0058] 为了更进一步的说明本实用新型提供的非易失性三维半导体存储器，现给出具体 实施例，为了避免繁琐，以列表的方式给出各个具体实施例中各个参数的值，具体详见下 表：
【权利要求】
1. 一种非易失性高密度三维半导体存储器件，包括由多个位于垂直方向的三维NAND 存储串构成的存储串阵列；其特征在于，每个三维NAND存储串包括半导体区域，以及围绕 所述半导体区域的四层包裹结构； 所述半导体区域包括沟道以及分别与所述沟道两端连接的源极和漏极；所述源极与所 述漏极串联连接；所述沟道为方柱形结构； 所述四层包裹结构从里到外依次为隧穿电介质层（11)、电荷存储层（9)、阻隔电介质 层（7)以及控制栅电极（121);所述阻隔电介质层（7)在不同的方向具有不同的厚度，依次 为 dl、d2、d3、d4,并满足关系式 dl〈d2〈d3〈d4。
2. 如权利要求1所述的非易失性高密度三维半导体存储器件，其特征在于，所述阻隔 电介质层（7)的厚度dl、d2、d3、d4满足关系式4*dl = 3*d2 = 2*d3 = d4或dl+15nm = d2+10nm = d3+5nm = d4。
3. 如权利要求I所述的非易失性高密度三维半导体存储器件，其特征在于，dl厚度取 值为 5nm_20nm〇
4. 如权利要求1所述的非易失性高密度三维半导体存储器件，其特征在于，工作时，通 过在控制栅电极施加正电压，使电子从半导体沟道通过隧道电介质层进入浮栅实现写入操 作；通过在源极施加正电压，利用隧穿电介质层和沟道区之间的隧道效应，将注入到浮栅的 电荷吸引到沟道实现擦除操作。
5. 如权利要求1所述的非易失性高密度三维半导体存储器件，其特征在于，所述电荷 存储层（9)的材料为纳米晶材料。
6. 如权利要求1所述的非易失性高密度三维半导体存储器件，其特征在于，所述隧穿 电介质层（11)的厚度为5nm-20nm。
【文档编号】H01L21/8247GK204130534SQ201420532332
【公开日】2015年1月28日 申请日期:2014年9月16日 优先权日:2014年9月16日
【发明者】缪向水, 钟应鹏, 童浩 申请人:华中科技大学