半导体结构的形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件正朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高载流子迁移率来提高半导体器件性能。当载流子的迁移率提高，晶体管的驱动电流提高，则晶体管中的漏电流减少，而提高载流子迁移率的一个关键要素是提高晶体管沟道区中的应力，因此提高晶体管沟道区的应力可以极大地提高晶体管的性能。

现有技术提高晶体管沟道区应力的一种方法为：在晶体管的源区和漏区形成应力层。其中，PMOS晶体管的应力层材料为硅锗(SiGe)，由于硅锗和硅具有相同的晶格结构，即“金刚石”结构，而且在室温下，硅锗的晶格常数大于硅的晶格常数，因此硅和硅锗之间存在晶格失配，使应力层能够向沟道区提供压应力，从而提高PMOS晶体管沟道区的载流子迁移率性能。相应地，NMOS晶体管的应力层材料为碳化硅(SiC)，由于在室温下，碳化硅的晶格常数小于硅的晶格常数，因此硅和碳化硅之间存在晶格失配，能够向沟道区提供拉应力，从而提高NMOS晶体管的性能。

然而，随着半导体器件尺寸的缩小，形成应力层的工艺难度增大，而且以应力层形成的晶体管源区和漏区性能不良。

技术实现要素：

本发明解决的问题是提供一种半导体结构的形成方法，改善所形成半导体结构的性能，提高可靠性。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有栅极结构；在第一区域的栅极结构两侧的衬底内形成第一应力层；采用第一注入工艺在所述第一应力层内掺杂第一类型离子；在所述第一注入工艺之后，在所述第二区域的栅极结构两侧的衬底内形成第二应力层；采用第二注入工艺在所述第二应力层内掺杂第二类型离子。

可选的，所述第一类型离子为P型离子；所述P型离子包括硼离子或铟离子。

可选的，所述第一应力层的材料为硅锗。

可选的，所述第二类型离子为N型离子；所述N型离子包括磷离子或砷离子。

可选的，所述第二应力层的材料为碳化硅。

可选的，还包括：在形成所述第一应力层之前，在所述第一区域的栅极结构侧壁表面形成第一侧墙。

可选的，所述第一应力层的形成步骤包括：以第一区域的栅极结构和第一侧墙为掩膜，在第一区域的栅极结构两侧衬底内形成第一开口；采用外延沉积工艺在所述第一开口内形成第一应力层。

可选的，所述第一侧墙的形成步骤包括：在所述衬底和栅极结构表面形成第一侧墙膜；在所述第一侧墙膜表面形成第一图形化层，所述第一图形化层暴露出第一区域的第一侧墙膜；以所述第一图形化层为掩膜，回刻蚀所述第一侧墙膜，直至暴露出衬底表面为止，形成所述第一侧墙；在所述回刻蚀工艺之后，去除所述第一图形化层。

可选的，还包括：在所述第一注入工艺之前，在所述第一区域的衬底、第一应力层、栅极结构、第一侧墙和第二区域的第一侧墙膜表面形成第一保护层。

可选的，所述第一保护层的材料为氮化硅；所述第一保护层的厚度为20埃～50埃。

可选的，所述第一侧墙膜的材料为氮化硅。

可选的，还包括：在形成所述第二应力层之前，在所述第二区域的栅极结构侧壁表面形成第二侧墙。

可选的，所述第二应力层的形成步骤包括：以第二区域的栅极结构和第二侧墙为掩膜，在第二区域的栅极结构两侧衬底内形成第二开口；采用外延沉积工艺在所述第二开口内形成第二应力层。

可选的，所述第二侧墙的形成步骤包括：在第一区域的衬底、第一应力层、第一侧墙、栅极结构和第二区域的第一侧墙膜表面形成第二侧墙膜；在所述第二侧墙膜表面形成第二图形化层，所述第二图形化层暴露出第二区域的第二侧墙膜；以所述第二图形化层为掩膜，回刻蚀所述第二侧墙膜和第一侧墙膜，直至暴露出衬底表面为止，形成所述第二侧墙；在所述回刻蚀工艺之后，去除所述第二图形化层。

可选的，所述第二侧墙膜的材料为氮化硅。

可选的，还包括：在所述第二注入工艺之前，在所述第二应力层、栅极结构、第二侧墙和第一区域的第二侧墙膜表面形成第二保护层。

可选的，所述第二保护层的材料为氧化硅；所述第二保护层的厚度为10埃～30埃。

可选的，所述栅极结构包括：栅极层、以及位于栅极层侧壁表面的偏移侧墙；在形成第一应力层之前，在所述栅极结构两侧的衬底内形成轻掺杂区。

可选的，所述栅极结构还包括：位于所述栅极层顶部表面的掩膜层。

可选的，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面；所述栅极结构横跨于所述鳍部表面，且所述栅极结构覆盖所述鳍部的部分侧壁和顶部表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在第一区域的栅极结构两侧的衬底内形成第一应力层之后，首先进行第一注入工艺，以在所述第一应力层内掺杂第一类型离子。在所述第一注入工艺中，所述第一应力层表面不具有掩膜层等其它材料 层的覆盖，所述第一类型离子掺杂入第一应力层时不会受到阻碍；因此，所述第一注入工艺的能量能够减小，不仅减小了注入工艺的能耗，而且减小了第一应力层内受到过大的注入损伤，从而能够减小第一应力层内的缺陷，提高第一区域形成的晶体管的性能。在所述第一注入工艺之后，再于第二区域的栅极结构两侧的衬底内形成第二应力层，并采用第二注入工艺在所述第二应力层内掺杂第二类型离子；能够在第一区域和第二区域形成不同类型的晶体管。而且，在所述第二应力层内掺杂第二类型离子时也不会受到阻碍，则第二离子注入工艺的能耗减小，且第二应力层内受到的所述减少。因此，所形成的晶体管能够提高、可靠性提高。

进一步，所述第一区域用于形成PMOS晶体管，所述第一类型离子为P型离子；而所述第一应力层需要向沟道区提供较大的应力，因此所述第一应力层底部到衬底表面的距离较大，则所掺杂的第一类型离子的深度较深，使得所述第一注入工艺提供的能量较大。由于在所述第一注入工艺中，所述第一应力层表面不具有过厚的材料层，避免了第一注入工艺的能量损耗，使得第一类型离子的注入范围更易控且精确。有利于提高所形成的PMOS晶体管的性能。

附图说明

图1至图3是本发明一种在衬底内形成应力层的实施例过程的剖面结构示意图；

图4至图13是本发明实施例的半导体结构的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，随着半导体器件尺寸的缩小，形成应力层的工艺难度增大，而且以应力层形成的晶体管源区和漏区性能不良。

图1至图3是本发明一种在衬底内形成应力层的实施例过程的剖面结构示意图。

请参考图1，提供衬底100，所述衬底100包括PMOS区110和NMOS区120，所述PMOS区110和NMOS区120的衬底100表面分别具有栅极结 构103。

请参考图2，在所述衬底100和栅极结构103表面形成第一侧墙膜104；回刻蚀PMOS区110的第一侧墙膜104，在PMOS区110的栅极结构103侧壁表面形成第一侧墙104a；以第一侧墙104a和栅极结构103为掩膜，在PMOS区110的栅极结构103两侧的衬底100内形成第一应力层105。

请参考图3，在PMOS区110的衬底100表面、第一应力层105表面和NMOS区120的第一侧墙膜104表面形成第二侧墙膜106；回刻蚀NMOS区120的第二侧墙膜106，在NMOS区120的栅极结构103侧壁表面形成第二侧墙106a；以第二侧墙106a和栅极结构103为掩膜，在NMOS区120的栅极结构103两侧的衬底100内形成第二应力层107。

所述第一应力层105用于形成PMOS晶体管的源区和漏区，所述第二应力层107用于形成NMOS晶体管的源区和漏区。在形成第二应力层107之后，需要在第一应力层105靠近顶部的区域内进行离子注入，以掺杂高浓度的P型离子；需要在第二应力层107靠近顶部的区域内进行离子注入，以掺杂高浓度的N型离子；所掺杂的高浓度的P型离子和N型离子用于减小源区和漏区表面的接触电阻。

在掺杂的高浓度的P型离子和N型离子之前，还会在PMOS区110的第二侧墙膜106表面和NMOS区120的第二应力层107表面形成氧化层108，所述氧化层108用于保护第二应力层107免受离子注入工艺的损伤。

然而，在PMOS区110中，所述第一应力层105表面覆盖有第一侧墙膜104，所述第一侧墙膜104表面还具有氧化层108。在对所述第一应力层105进行离子注入工艺时，注入的离子需要具有更大的能力以通过所述第一侧墙膜104，导致高浓度的P型离子的注入范围难以控制。而且，所述离子注入工艺需要提供更大的能力以掺杂高浓度的P型离子，不仅导致工艺消耗过大，而且容易对第一应力层105内部造成损伤。

为了解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有栅极结构；在第一区域的栅极结构两侧的衬底内形成第一应 力层；采用第一注入工艺在所述第一应力层内掺杂第一类型离子；在所述第一注入工艺之后，在所述第二区域的栅极结构两侧的衬底内形成第二应力层；采用第二注入工艺在所述第二应力层内掺杂第二类型离子。

其中，在第一区域的栅极结构两侧的衬底内形成第一应力层之后，首先进行第一注入工艺，以在所述第一应力层内掺杂第一类型离子。在所述第一注入工艺中，所述第一应力层表面不具有掩膜层等其它材料层的覆盖，所述第一类型离子掺杂入第一应力层时不会受到阻碍；因此，所述第一注入工艺的能量能够减小，不仅减小了注入工艺的能耗，而且减小了第一应力层内受到过大的注入损伤，从而能够减小第一应力层内的缺陷，提高第一区域形成的晶体管的性能。在所述第一注入工艺之后，再于第二区域的栅极结构两侧的衬底内形成第二应力层，并采用第二注入工艺在所述第二应力层内掺杂第二类型离子；能够在第一区域和第二区域形成不同类型的晶体管。而且，在所述第二应力层内掺杂第二类型离子时也不会受到阻碍，则第二离子注入工艺的能耗减小，且第二应力层内受到的所述减少。因此，所形成的晶体管能够提高、可靠性提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图13是本发明实施例的半导体结构的形成过程的剖面结构示意图。

请参考图4，提供衬底200，所述衬底200包括第一区域210和第二区域220，所述衬底200的第一区域210和第二区域220表面分别具有栅极结构230。

在本实施例中，所述第一区域210用于形成PMOS晶体管，所述第二区域220用于形成NMOS晶体管。

在本实施例中，所述第一区域210和第二区域220形成的晶体管为鳍式场效应晶体管。所述衬底200包括：基底201、位于基底201表面的鳍部202、以及位于基底201表面的隔离层203，所述隔离层203覆盖鳍部202的部分侧壁表面；所述栅极结构230横跨于所述鳍部202表面，且所述栅极结构230覆盖所述鳍部202的部分侧壁和顶部表面。

在其它实施例中，所述第一区域和第二区域形成的晶体管为平面晶体管，所述衬底为平面基底；所述平面基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。

所述鳍部202能够平行排列，且平行的相邻鳍部202之间的距离为40纳米～70纳米；本实施例中，平行的相邻鳍部202之间距离为50纳米。由于相邻鳍部202之间的距离较小，提高了给后续形成介质层的工艺难度。

在本实施例中，所述基底201和鳍部202的形成步骤包括：提供半导体基底；刻蚀所述半导体基底，在所述半导体基底内形成若干沟槽，相邻沟槽之间的半导体基底形成鳍部202，位于鳍部202和沟槽底部的半导体基底形成基底201。所述半导体基底为单晶硅衬底、单晶锗衬底、硅锗衬底或碳化硅衬底，在本实施例中为单晶硅衬底。

在另一实施例中，所述鳍部202的形成步骤包括：采用外延工艺在基底201表面形成鳍部层；刻蚀所述鳍部层，在所述鳍部层内形成若干沟槽，相邻沟槽之间的鳍部层形成鳍部202。所述基底201为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述鳍部层的材料为硅、锗、碳化硅或硅锗。

所述隔离层203用于隔离相邻的鳍部202。所述隔离层203的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离层203的材料为氧化硅。

所述隔离层203的形成步骤包括：在所述基底201和鳍部202表面形成隔离膜；平坦化所述隔离膜直至暴露出所述鳍部202的顶部表面为止；在平坦化所述隔离膜之后，回刻蚀所述隔离膜，暴露出部分鳍部202的侧壁表面，形成隔离层203。

所述隔离膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺，例如流体化学气相沉积(FCVD，Flowable Chemical Vapor Deposition)工艺、等离 子体增强化学气相沉积工艺或高深宽比化学气相沉积工艺(HARP)；所述平坦化工艺为化学机械抛光工艺；所述回刻蚀工艺为各向异性的干法刻蚀工艺。

在本实施例中，所述栅极结构230为伪栅极结构，所述栅极结构230用于为后续形成的高k金属栅结构占据空间和位置。在其它实施例中，所述栅极结构230能够直接用于形成晶体管。

在本实施例中，所述栅极结构230包括栅极层231；所述栅极层231的材料为多晶硅。后续在衬底200表面形成暴露出栅极层231的介质层之后，通过去除所述栅极层231，能够在介质层内形成开口，所述开口用于形成高k栅介质层以及位于高k栅介质层表面的金属栅。

在本实施例中，所述栅极层231的顶部表面还具有掩膜层233，所述掩膜层233为形成所述栅极层231的掩膜；且所述掩膜层233还能够在后续进行的第一注入工艺和第二注入工艺中，保护所述栅极层231。在本实施例中，所述掩膜层233的厚度为100埃～200埃；所述掩膜层233的材料为氮化硅。

所述栅极结构230的形成步骤包括：在所述隔离层203表面和鳍部202的侧壁和底部表面沉积栅极膜；对所述栅极膜进行平坦化；在所述平坦化工艺之后，在所述栅极膜表面形成掩膜材料膜；在所述栅极膜表面形成掩膜层233，所述掩膜层233覆盖需要形成栅极层231的部分栅极膜表面；以所述掩膜层233为掩膜，刻蚀所述栅极层231，之至暴露出鳍部202的侧壁和顶部表面以及隔离层203表面，形成栅极层231。

在本实施例中，所述栅极结构230还包括：位于栅极层231和掩膜层233侧壁表面的偏移侧墙232。所述偏移侧墙232用于保护所述栅极层231的侧壁表面，并用于定义轻掺杂区相对于栅极层231的位置。所述偏移侧墙232的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种。

在本实施例中，在形成后续的第一应力层之前，采用离子注入工艺在所述栅极结构230两侧的鳍部202内形成轻掺杂区(LDD)。在本实施例中，在第一区域210的鳍部202内形成的轻掺杂区内掺杂P型离子；在第二区域220的鳍部202内形成的轻掺杂区内掺杂N型离子。

在本实施例中，所述栅极结构230还包括：位于所述栅极层231和鳍部 202表面之间的栅介质层234。所述栅介质层234的材料为氧化硅。所述栅介质层234用于在后续去除栅极层231时，保护鳍部202的侧壁和顶部表面。在后续去除栅极层231之后，能够去除或保留所述栅介质层234。

请参考图5，在所述衬底200和栅极结构230表面形成第一侧墙膜211。

所述第一侧墙膜211用于在第一区域210的栅极结构230侧壁表面形成第一侧墙；所述第一侧墙用于定义后续在第一区域210的衬底200内形成的第一应力层到所述栅极层231的相对位置和距离。

所述第一侧墙膜211的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；在本实施例中，所述第一侧墙膜211的材料为氮化硅。所述第一侧墙膜211的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述第一侧墙膜211的厚度即后续形成的第一侧墙的厚度，从而决定了第一应力层与栅极层231之间的距离。

在本实施例中，所述第一侧墙膜211的形成工艺为原子层沉积工艺，所述原子层沉积工艺具有良好的阶梯覆盖能力，能够使所形成的第一侧墙膜211紧密地覆盖与栅极结构230侧壁和顶部表面、以及鳍部202的侧壁和顶部表面。

请参考图6，回刻蚀所述第一区域210的第一侧墙膜211，在所述第一区域210的栅极结构230侧壁表面形成第一侧墙212。

所述第一侧墙212的形成步骤包括：在所述第一侧墙膜211表面形成第一图形化层，所述第一图形化层暴露出第一区域210的第一侧墙膜211；以所述第一图形化层为掩膜，回刻蚀所述第一侧墙膜211，直至暴露出衬底200表面为止，形成所述第一侧墙212；在所述回刻蚀工艺之后，去除所述第一图形化层。

所述第一图形化层为图形化的光刻胶层，所述图形化的光刻胶层采用涂布工艺和曝光显影工艺形成；所述回刻蚀第一侧墙膜211工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺的刻蚀方向平行于所述伪栅极结构203的侧壁表面；去除所述第一图形化层的工艺为湿法去胶工艺或灰化工艺。

在本实施例中，在第一区域210形成所述第一侧墙212之后，在第二区域220的鳍部202和栅极结构230表面保留所述第一侧墙膜211。所述第二区域220的第一侧墙膜211能够在后续形成第一应力层的过程中，保护第二区域220的衬底200和栅极结构230。

而且，由于后续形成的第一应力层的底部到鳍部202顶部表面的距离较大，为了使第二区域220的第一侧墙膜211足以保护第二区域220的鳍部202和栅极结构230，所述第一侧墙膜211的厚度较厚，以避免在形成第一应力层213的过程中，第二区域220的第一侧墙膜211被过早消耗完。

请参考图7，在第一区域210的栅极结构230两侧的衬底200内形成第一应力层213。

在本实施例中，所述第一区域210用于形成PMOS晶体管；所述第一应力层213的材料为硅锗(SiGe)；所述第一应力层213用于增加PMOS晶体管沟道区的压应力。所述第一应力层213形成于伪栅极结构203两侧的鳍部202内。

而且，由于PMOS晶体管的载流子为空穴，而空穴的迁移率低于电子，因此，所述第一应力层213侧壁与鳍部202的顶部表面呈“Σ”形，且所述第一应力层213的侧壁上具有向栅极结构230底部延伸的顶角，使得所述第一应力层213到PMOS晶体管的沟道区距离更近，所述第一应力层213能够向沟道区提供更大的应力。

所述第一应力层213的形成步骤包括：以第一区域210的栅极结构230和第一侧墙212为掩膜，采用各向异性的干法刻蚀工艺在所述栅极结构230和第一侧墙212两侧的鳍部202内形成凹槽；采用各向异性的湿法刻蚀工艺刻蚀所述凹槽的内壁，使所述凹槽的侧壁与鳍部202顶部表面呈“Σ”形，形成第一开口；采用选择性外延沉积工艺在所述第一开口内形成第一应力层213。

其中，所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体 的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。

所述各向异性的湿法刻蚀工艺为：刻蚀液包括碱性溶液，所述碱性溶液为氢氧化钾(KOH)、氢氧化钠(NaOH)、氢氧化锂(LiOH)、氨水(NH₄OH)或四甲基氢氧化铵(TMAH)中的一种或多种组合。

所述第一应力层213的形成工艺为选择性外延沉积工艺；所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH₄或SiH₂Cl₂)和锗源气体(GeH₄)，所述硅源气体或锗源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H₂，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H₂的流量为0.1标准升/分钟～50标准升/分钟。

在本实施例中，还包括：在采用所述选择性外延沉积工艺形成第一应力层213时，还能够以原位掺杂工艺在第一应力层213内掺杂P型离子，用于形成第一区域210的第一源漏区。在其它实施例中，还能够通过在第一区域210的栅极结构230两侧的第一应力层213和鳍部202内进行离子注入，以形成第一源漏区。

请参考图8，在所述第一区域210的衬底200、第一应力层213、栅极结构230、第一侧墙212和第二区域220的第一侧墙膜211表面形成第一保护层214。

所述第一保护层214用于在后续对第一应力层213进行第一注入工艺时，用于保护第一区域210的衬底200、第一应力层213和栅极结构230表面，避免所述第一注入工艺造成注入损伤。

在本实施例中，所述第一保护层214的材料为氮化硅；所述第一保护层214的材料与所述第一侧墙膜211、以及后续形成的第二侧墙膜的材料相同。后续在第二区域220的回刻蚀所述第二侧墙膜、第一保护层214以及第一侧墙膜211时，刻蚀工艺更容易进行，无需在刻蚀过程中对刻蚀气氛进行调整。

所述第一保护层214的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；本实施例中，所述第一保护层214的形成工艺为原子 层沉积工艺。

所述第一保护层214的厚度为20埃～50埃。所述第一保护层214的厚度不易过厚，否则会对后续的第一注入工艺造成妨碍，使第一注入工艺需要提供更大的能量。所述第一保护层214的厚度也不宜过薄，否则失去了保护第一区域210的衬底200、第一应力层213和栅极结构230的效果。

请参考图9，在形成第一保护层214之后，采用第一注入工艺在所述第一应力层213内掺杂第一类型离子。

通过在所述第一应力层213内掺杂第一类型离子，使第一应力层213用于形成第一源漏区。在本实施例中，由于第一区域210形成的晶体管为PMOS晶体管，所述第一类型离子为P型离子；所述P型离子包括硼离子或铟离子。

所述第一注入工艺用于在第一应力层213内靠近顶部表面的区域内掺杂P型离子，且所述P型离子的浓度较高，以此减小第一应力层213表面与后续形成的导电插塞之间的肖特基势垒，使所述第一应力层213表面的接触电阻减小。

在一实施例中，在所述第一注入工艺之前，还包括：在所述第一保护层214表面形成第三图形化层(未图示)，所述第三图形化层暴露出第一区域210的第一保护层214，所述第三图形化层用于作为所述第一注入工艺的掩膜；在所述第一注入工艺之后，去除所述第三图形化层。所述第三图形化层能够为图形化的光刻胶层。

所述第一注入工艺的参数包括：工艺气体包括BF₂，能量为3Kev～10Kev，剂量为1.0E15atoms/cm²～3.0E15atoms/cm²，注入角度为7°～20°，所述注入角度为注入方向与鳍部顶部表面法线之间的夹角。

在所述第一注入工艺中，所述第一区域210的掩膜层233用于保护所述栅极层231，避免所述第一类型离子掺杂入第一区域210的栅极层231内，以此保证第一区域210和第二区域220的栅极层231刻蚀速率均一。

在本实施例中，所述第一注入工艺在后续形成第二侧墙之前进行，则所述第一应力层213表面仅覆盖有第一保护层214，且所述第一保护层214的后较薄，所述第一保护层214不会阻碍第一注入工艺的进行。因此，所述第一 注入工艺的能量能够减小，而且所述第一注入工艺的注入深度和注入范围能够得到精确控制，使得所形成的第一源漏区的电性能更稳定，所形成的PMOS晶体管的可靠性提高，且所形成的PMOS晶体管与NMOS晶体管之间的失配问题能够得到抑制。

请参考图10，在第一区域210的衬底200、第一应力层213、第一侧墙212、栅极结构230和第二区域220的第一侧墙膜211表面形成第二侧墙膜221。

所述第二侧墙膜221用于在第二区域220的栅极结构230侧壁表面形成第二侧墙；所述第二侧墙用于定义后续在第二区域220的衬底200内形成的第二应力层到所述栅极层231的相对位置和距离。

所述第二侧墙膜221的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；在本实施例中，所述第二侧墙膜221的材料为氮化硅；由于所述第一侧墙膜211、第一保护层214和第二侧墙膜221的材料均为氮化硅，则在后续形成第二应力层的过程中，刻蚀第一侧墙膜211、第一保护层214和第二侧墙膜221的工艺更易进行，无需在刻蚀过程中调节刻蚀气氛。

所述第二侧墙膜221的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述第二侧墙膜221的厚度即后续形成的第二侧墙的厚度，从而决定了第二应力层与栅极层231之间的距离。

在本实施例中，所述第二侧墙膜221的形成工艺为原子层沉积工艺，所述原子层沉积工艺具有良好的阶梯覆盖能力，能够使所形成的第二侧墙膜221紧密地覆盖与栅极结构230侧壁和顶部表面、以及鳍部202的侧壁和顶部表面。

请参考图11，回刻蚀所述第二区域220的第二侧墙膜221和第一侧墙膜211(如图10所示)，直至暴露出衬底200表面为止，在所述第二区域220的栅极结构230侧壁表面形成第二侧墙222。

所述第二侧墙222的形成步骤包括：在所述第二侧墙膜221表面形成第二图形化层，所述第二图形化层暴露出第二区域220的第二侧墙膜221；以所述第二图形化层为掩膜，回刻蚀所述第二侧墙膜221和第一侧墙膜211，直至暴露出衬底200表面为止，形成所述第二侧墙222；在所述回刻蚀工艺之后， 去除所述第二图形化层。

所述第二图形化层为图形化的光刻胶层，所述图形化的光刻胶层采用涂布工艺和曝光显影工艺形成；所述回刻蚀第二侧墙膜221工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺的刻蚀方向平行于所述栅极结构230的侧壁表面；去除所述第二图形化层的工艺为湿法去胶工艺或灰化工艺。

在本实施例中，在第二区域220形成所述第二侧墙222之后，在第一区域210的鳍部202和栅极结构230表面保留所述第二侧墙膜221。所述第一区域210的第二侧墙膜221能够在后续形成第二应力层的过程中，保护第一区域210的衬底200和栅极结构230。

请参考图12，在所述第一注入工艺之后，在所述第二区域220的栅极结构230两侧的衬底200内形成第二应力层223。

在本实施例中，所述第二区域220用于形成NMOS晶体管；所述第二应力层223的材料为碳化硅(SiC)；所述第二应力层223用于增加NMOS晶体管沟道区的拉应力。所述第二应力层223形成于栅极结构230两侧的鳍部202内。

所述第二应力层223的形成步骤包括：以第二区域220的栅极结构230和第二侧墙222为掩膜，在第二区域220的栅极结构230两侧衬底200内形成第二开口；采用外延沉积工艺在所述第二开口内形成第二应力层223。

其中，所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。

所述第二应力层223的形成工艺为选择性外延沉积工艺；所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH₄或SiH₂Cl₂)和碳源气体(CH₄、CH₃Cl或CH₂Cl₂)，所述硅源气体或碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所 述工艺气体还包括HCl和H₂，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H₂的流量为0.1标准升/分钟～50标准升/分钟。

在本实施例中，还包括：在采用所述选择性外延沉积工艺形成第二应力层223时，还能够以原位掺杂工艺在第二应力层223内掺杂N型离子，用于形成第二区域220的第二源漏区。在其它实施例中，还能够通过在第二区域220的栅极结构230两侧的第二应力层223和鳍部202内进行离子注入，以形成第二源漏区。

请参考图13，在形成第二保护层之后，采用第二注入工艺在所述第二应力层223内掺杂第二类型离子。

在一实施例中，在进行第二注入工艺之前，在所述第二应力层223、栅极结构230、第二侧墙222和第一区域210的第二侧墙膜221表面形成第二保护层。

所述第二保护层用于在进行第二注入工艺时，用于保护第二区域220的衬底200、第二应力层223和栅极结构230表面，避免所述第二注入工艺造成注入损伤。

所述第二保护层的材料为氧化硅。所述第二保护层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述第二保护层的厚度为10埃～30埃

通过在所述第二应力层223内掺杂第二类型离子，使第二应力层223用于形成第二源漏区。在本实施例中，由于第二区域220形成的晶体管为NMOS晶体管，所述第二类型离子为N型离子；所述N型离子包括磷离子或砷离子。

所述第二注入工艺用于在第二应力层223内靠近顶部表面的区域内掺杂N型离子，且所述N型离子的浓度较高，以此减小第二应力层223表面与后续形成的导电插塞之间的肖特基势垒，使所述第二应力层223表面的接触电阻减小。

在一实施例中，在所述第二注入工艺之前，还包括：在所述第二保护层表面形成第四图形化层(未图示)，所述第四图形化层暴露出第二区域220的第一保护层214，所述第四图形化层用于作为所述第二注入工艺的掩膜；在 所述第二注入工艺之后，去除所述第四图形化层。所述第四图形化层能够为图形化的光刻胶层。

所述第二注入工艺的参数包括：注入离子包括As，能量为1Kev～5Kev，剂量为8.0E14atoms/cm²～3.0E15atoms/cm²，注入角度为7°～20°。所述注入角度为注入方向与鳍部顶部表面法线之间的夹角。

在所述第二注入工艺中，所述第二区域210的掩膜层233用于保护所述栅极层231，避免所述第二类型离子掺杂入第二区域220的栅极层231内，以此保证第二区域220和第一区域210的栅极层231刻蚀速率均一。

在本实施例中，所述第一区域210和第二区域220形成的晶体管为高k金属栅晶体管，所述晶体管采用后栅工艺形成。

在所述第二注入工艺之后，在所述衬底200表面和栅极结构230的侧壁和顶部表面形成介质膜；平坦化所述介质膜直至暴露出掩膜层233表面，在所述衬底200表面形成介质层，所述介质层覆盖所述栅极结构230的侧壁表面，且所述介质层表面与所述掩膜层233的顶部表面齐平。

在暴露出所述栅极层231之后，还包括：去除所述栅极层231并暴露出所述鳍部202的侧壁和顶部表面，在所述介质层内形成栅极沟槽；在所述栅极沟槽的侧壁表面、以及暴露出的鳍部202侧壁和顶部表面形成高k介质层；在所述高k介质层表面形成填充满所述栅极沟槽的金属栅。

所述高k介质层的材料为高k介质材料(介电常数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。

所述金属栅的材料包括金属或金属化合物；所述金属栅的材料包括铜、钨、铝或银；所述栅极层的材料还能够包括钽、钛、氮化钽、氮化钛、钛铝合金中的一种或多种组合。

在形成所述介质层之后，还包括：在所述介质层内形成第一通孔，所述第一通孔暴露出所述第一应力层213表面；在所述第一通孔内形成第一导电插塞；在所述介质层内形成第二通孔，所述第二通孔暴露出所述第二应力层223表面；在所述第二通孔内形成第二导电插塞。

综上，本实施例中，在第一区域的栅极结构两侧的衬底内形成第一应力层之后，首先进行第一注入工艺，以在所述第一应力层内掺杂第一类型离子。在所述第一注入工艺中，所述第一应力层表面不具有掩膜层等其它材料层的覆盖，所述第一类型离子掺杂入第一应力层时不会受到阻碍；因此，所述第一注入工艺的能量能够减小，不仅减小了注入工艺的能耗，而且减小了第一应力层内受到过大的注入损伤，从而能够减小第一应力层内的缺陷，提高第一区域形成的晶体管的性能。在所述第一注入工艺之后，再于第二区域的栅极结构两侧的衬底内形成第二应力层，并采用第二注入工艺在所述第二应力层内掺杂第二类型离子；能够在第一区域和第二区域形成不同类型的晶体管。而且，在所述第二应力层内掺杂第二类型离子时也不会受到阻碍，则第二离子注入工艺的能耗减小，且第二应力层内受到的所述减少。因此，所形成的晶体管能够提高、可靠性提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。