用于在硅锗FinFET中形成源极‑漏极结的方法和相应的FinFET装置与流程

本申请一般涉及晶体管结构，尤其涉及FinFET器件。

背景技术：

基于经缩放Si沟道的块状(bulk)FinFET器件中的源极-漏极(S/D)掺杂可通过将高度就地掺杂式外延层嵌入到晶体管的凹陷S/D区域中来构建。就地掺杂式外延层根据它们的结构和材料能够高效地将应变引入到Si沟道中以及将掺杂物引入到S/D结中。所引入的应变和掺杂物的组合能够提供提高的沟道迁移率、改进的短沟道行为以及减小的寄生S/D电阻。

通过就地掺杂式外延层引入应变可能无法在基于SiGe沟道的FinFET中获得此类迁移率益处。例如，SiGe沟道即使在没有任何S/D外延的情况下也具有固有应变。凹陷的源极-漏极可能导致在沟道区中的部分弹性SiGe应变驰豫。然而，SiGe FinFET器件可能仍需要在整个SiGe沟道高度上具有足够高且共形的结掺杂水平。

概述

以下概述涉及根据一个或多个示例性实施例的某些示例。该概述并不是所有示例性实施例或构想方面的限定性概览。该概述既非旨在对所有方面进行优先级排序或甚至标识其关键元素，亦非旨在限定任何实施例或任何实施例的任何方面的范围。

所公开的方法能够例如在块状硅(Si)中制造FinFET，并且示例操作可包括在块状Si的一部分中形成鳍堆叠，该鳍堆叠可包括鳍基和在该鳍基上的硅锗(SiGe)制程中鳍，并且进一步操作可包括就地硼掺杂该SiGe制程中鳍的区域。

在一方面，所公开的方法可在就地硼掺杂该SiGe制程中鳍的区域中包括沉积外延层的操作，其被配置成使得该外延层包括硼并且在该SiGe制程中鳍的外表面的至少一部分上形成该外延层、继之以应用推进式退火。在进一步方面，推进式退火可被配置成使硼从该外延层扩散到该SiGe制程中鳍的该区域中。

在一方面，所公开的方法可包括：形成该鳍堆叠的示例操作被配置成将该SiGe制程中鳍形成为轻度掺杂SiGe制程中鳍。

根据各种示例性实施例的示例装备可包括块状硅，其具有由鳍堆叠分隔开的蚀刻沟槽，该鳍堆叠具有掺杂Si鳍基和在该掺杂Si鳍基上的轻度掺杂制程中SiGe鳍。在一方面，示例装备可包括外延层，并且该外延层可在该轻度掺杂制程中SiGe鳍的外表面上。在一方面，该外延层可包括SiGeB。在进一步方面，该轻度掺杂制程中SiGe鳍可包括源极区和漏极区，并且该外延层(例如SiGeB外延层)可在该漏极区的外表面和该源极区的外表面上或者可覆盖它们。

根据其他示例性实施例的示例装备可包括鳍堆叠，并且该鳍堆叠可包括掺杂Si鳍基和在该掺杂Si鳍基上的具有源极区和漏极区的SiGe鳍。在一方面，示例装备可包括用于用硼来就地掺杂该源极区并且用硼来就地掺杂该漏极区的装置。在一方面，用于用硼来就地掺杂该源极区并且用硼来就地掺杂该漏极区的装置可被配置成接收退火热量并作为响应来使硼扩散到该漏极区和该源极区中。

根据其他示例性实施例的示例装置可包括具有Si鳍基和在该掺杂Si鳍基上的SiGe鳍的堆叠，并且该SiGe鳍可包括硼掺杂源极区和硼掺杂漏极区。在一方面，示例装置可包括外延层，其可在该硼掺杂源极区的外表面或该硼掺杂漏极区的外表面的至少一部分、或这两者上，并且该外延层可包括SiGeB。

附图简要说明

给出附图以帮助描述本公开的实施例，并且提供这些附图仅仅是为了解说实施例而非对其进行限制。

图1A示出了一个示例起始块状硅的顶部投影视图。

图1B示出了一个示例起始块状硅在图1A切面2-2上的正向横截面视图。

图2是反映在进一步关于一个示例制造过程的操作中在图1A-1B块状硅的表面上沉积示例介电层的正向横截面视图。

图3是反映进一步关于一个示例制造过程的用于在图2制程中结构的介电层下方形成位于掺杂接地面Si层上方的轻度掺杂Si层的掺杂操作的正向横截面视图。

图4是反映在进一步关于一个示例制造过程的操作中在图3制程中结构的介电层上沉积氮化物层以及在该氮化物层上沉积硬掩模层的正向横截面视图。

图5是反映在进一步关于一个示例制造过程的操作中在图4制程中结构的硬掩模层中图案化供后续蚀刻制程中鳍堆叠的图案化硬掩模的正向横截面视图。

图6是反映在进一步关于一个示例制造过程的操作中使用图5中所示地形成的图案化硬掩模来蚀刻制程中鳍堆叠的正向横截面视图。

图7示出了反映在进一步关于一个示例制造过程的操作中对图6制程中结构进行硅隔离填充和平坦化的立体视图。

图8是图7所示的制程中结构在图7切面3-3上的横截面视图。

图9是反映在进一步关于一个示例制造过程的操作中蚀刻图8制程中结构的硅隔离材料从而在制程中鳍堆叠上留下暴露氮化物层部分的横截面视图。

图10是反映在进一步关于一个示例制造过程的操作中移除图9制程中鳍堆叠的暴露氮化物层部分的横截面视图。

图11示出了反映在进一步关于一个示例制造过程的操作中蚀刻图10制程中结构的氧化物填充的横截面视图。

图12示出了反映在进一步关于一个示例制造过程的操作中将图11制程中鳍堆叠上部的轻度掺杂制程中Si鳍从Si转变成SiGe以形成多个轻度掺杂SiGe制程中鳍的横截面视图。

图13示出了反映在进一步关于一个示例制造过程的操作中进一步蚀刻进入围绕图12轻度掺杂SiGe制程中鳍的氧化物填充的临时顶面的横截面视图。

图14示出了图13制程中结构的立体视图。

图15示出了反映在图13和图14轻度掺杂SiGe鳍的相应栅极区域上形成虚栅极的立体视图。

图16是从图15的投影面4-4所见的图15制程中结构的正向投影视图，其带有一个轻度掺杂SiGe制程中鳍的展开视图，示出了氧化物层以及用于移除该氧化物层并暴露源极区和漏极区的外表面的清除。

图17示出了从应用栅极分隔件图案化以及应用SiGeB外延生长工艺以形成覆盖源极区和漏极区的暴露外表面的SiGeB外延层中所得到的下一个制程中结构的立体视图。

图18示出了在进一步关于一个示例过程的操作中通过向图17制程中结构应用推进式(drive-in)退火以将B从SiGeB外延层推进到源极区和漏极区中从而形成分别覆盖有导电性SiGeB外延层的B注入SiGe源极区和漏极区来获得的制程末端结构的立体视图。

图19是图18的部分剖视图。

图20是根据各种示例性实施例的一种或多种过程中的部分过程中的示例操作的高级逻辑流程图。

图21示出了根据一个或多个示例性实施例的具有受应力鳍式NMOSFinFET器件的组合的通信和计算设备的一个示例系统的功能示意图。

详细描述

本公开的诸方面在以下针对本公开具体实施例的描述和有关附图中被公开。可以设计替换实施例而不会脱离本公开的范围。另外，本公开中众所周知的元素将不被详细描述或将被省去以免湮没本公开的相关细节。

措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。类似地，术语“本公开的诸实施例”不要求本公开的所有实施例都包括所讨论的特征、优点或操作模式。

本文中所使用的术语仅出于描述解说各实施例的特定示例的目的，而并不旨在限定本公开的实施例。如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指明所陈述的特征、整数、步骤、操作、元素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或其群组的存在或添加。

此外，许多实施例是根据将由例如计算设备的元件执行或控制的动作序列来描述的。将认识到，本文描述的各种动作能由专用电路(例如，专用集成电路(ASIC))、由正被一个或多个处理器执行的程序指令、或由这两者的组合来执行。另外，本文中所描述的这些动作序列可完全体现在任何形式的计算机可读存储介质内，该计算机可读存储介质内存储有一经执行就将使相关联的处理器执行本文所描述的功能性的相应计算机指令集。因此，本公开的各种方面可以用数种不同形式来体现，所有这些形式都已被构想为落在所要求保护的主题内容的范围内。另外，对于本文描述的每个实施例，任何此类实施例的对应形式可在本文中被描述为例如被配置成执行所描述的动作的“逻辑”。

根据各种示例性实施例的方法可提供通过可包括在块状硅的一部分中形成鳍堆叠以使得该鳍堆叠具有鳍基以及在该鳍基上的硅锗(SiGe)制程中鳍的操作来在块状硅上制造FinFET。在一方面，根据各种示例性实施例的方法可进一步包括对SiGe制程中鳍的区域进行就地硼掺杂。在一方面，对SiGe制程中鳍的区域进行就地硼掺杂可包括沉积外延层，该外延层包括硼。外延层可形成在SiGe制程中鳍的外表面上。在一方面，该外延层可包括SiGeB。在一方面，对SiGe制程中鳍的区域进行就地硼掺杂可进一步包括应用推进式退火，且推进式退火可被配置成使硼从外延层扩散到SiGe制程中鳍的该区域中。在进一步方面，该鳍基可以是Si鳍基。

在一方面，根据各种示例性实施例的用于制造FinFET的方法可将SiGe制程中鳍形成为轻度掺杂SiGe制程中鳍。

在一方面，SiGe制程中鳍可具有源极区和漏极区。例如，源极区可以在SiGe制程中鳍的一端，而漏极区可以在该SiGe制程中鳍的相对的另一端。在一相关方面，就地硼掺杂可被配置成对源极区的至少一部分和漏极区的至少一部分进行就地硼掺杂。根据此方面的示例可包括将外延层形成为例如源极区的外表面和漏极区的外表面上的SiGeB外延层。随后可应用诸如驱动式退火等操作来使硼从外延层扩散到源极区和漏极区中，从而得到硼掺杂源极区和硼掺杂漏极区。

在一方面，包含硼的外延层(诸如所描述的SiGeB外延层)可提供用于对源极区进行就地硼掺杂以及对漏极区进行就地硼掺杂的新颖装置。此类装置可被视为用于接收外部热量(例如，推进式退火热量)并作为响应来使硼扩散到源极区和漏极区中的新颖装置。

图1A示出了起始块状硅10(下文称为“块状Si”10)的一个示例的顶部投影视图。将理解，在图1A中作为块状Si 10可见的结构可以是较大块状硅(在图1A和1B中非显式可见)的区域或区划(例如，管芯的区域或晶片在被切块成多个管芯之前的区域)。

图1B示出了在图1A切面2-2上观看的块状Si 10的正向横截面视图。参照图1B，块状Si 10具有顶面10T。将理解，“顶面10T”是任意标记，且“顶”在“顶面10T”的上下文中不带有与相对于任何外部参考的取向有关的含义或限定。底部参考线“BT”对块状Si 10中的任意深度位置进行划界。底部参考线BT可以(但不必然)表示块状Si 10的底面。

图2是通过在图1A-1B块状Si 10的顶面10T上沉积介电层22来形成的制程中结构20的正向横截面视图。如普通技术人员在阅读本公开之后将理解的，介电层22的操作方面可包括减轻可因后续沉积氮化硅(SiN)层(图2中不可见)而导致的应力。在一方面，介电层22的操作方面还可包括在后续按顶面10T以下的深度次序形成在掺杂接地面层(图2中不可见)以上的轻度掺杂层(图2中不可见)期间保护沟道材料。

介电层22可例如由SiOx形成，且具有厚度D1。关于D1范围的选择，各种考虑对于普通技术人员而言在阅读本公开之后将变得显而易见。例如，将变得显而易见的是，如果D1选得过薄，则存在介电层22提供小于对来自后续沉积(图2中不可见)氮化硅的应力的期望减轻的可能性。在选择D1范围时将对于此类人员而言在阅读本公开之后变得显而易见的另一考虑是，如果D1太厚，则在顶面10T以下形成稍后描述的在掺杂接地面层(图2中不可见)以上的轻度掺杂层(图2中不可见)时可能会对注入操作产生不想要的阻挡。在选择D1范围时将对于此类人员而言在阅读本公开之后变得显而易见的另一考虑是，如果D1过厚，则可能有在稍后描述的鳍图案化操作期间不想要的侵蚀的可能性。关于对于普通技术人员而言在阅读本公开之后将变得显而易见的这些和其他考虑，针对给定的应用选择D1范围可以被容易地执行，而无需过度实验。作为一个解说性示例，在某些应用中可使用的一个构想厚度D1范围可包括大致是该氮化硅层(图2中不可见)的厚度的10％的厚度。还将理解，所解说的该10％示例范围只是一个示例，而不旨在限定任何实施例或其任何方面的范围。

图3是下一个制程中结构30的正向横截面视图，其反映了形成轻度掺杂Si层32直到顶面10T下方的深度D2以及在该轻度掺杂层下方的具有厚度D3的掺杂接地面层34的掺杂操作。

出于本描述的目的，在“轻度掺杂Si层32”的上下文中，“轻度掺杂”可包括不会导致电性能相对于块状Si的实质性改变的非零掺杂。普通技术人员在阅读本公开之后将理解，“轻度掺杂”在此含义内的数值可以因应用而异。出于解说目的且不限定如在本描述中使用的“轻度掺杂”的范围，一个示例范围可包括约1E17at/cm³(原子/cm³)。

将理解，在“掺杂接地面层34”的上下文中，构成“掺杂”的数值可以因应用而异。但是本领域普通技术人员在阅读本公开之后可以在“掺杂接地面层34”的上下文中容易地确定构成“掺杂”的数值，而无需过度实验。例如，此类人员在阅读本公开之后将领会，与“掺杂”相对应的数值可在下端被值限定或约束，低于这些值就可能在接地面功能中存在不可接受的低效率。此类人员在阅读本公开之后还将领会，与“掺杂”相对应的数值可在上端被值限定或约束，高于这些值就可能在稍后形成的轻度掺杂SiGe有效鳍(图3中不可见)中导致一种或多种不期望效应(例如，过量沟道掺杂)。出于解说目的且不限定如与“掺杂接地面层34”关联地使用的“掺杂”的范围，“掺杂”的一个示例范围可从小于约1E18at/cm³横跨并可延伸至且超过5E18at/cm³。

关于用于形成掺杂接地面层34和轻度掺杂Si层32的技术，本领域普通技术人员在阅读本公开之后可以容易地适配各种已知的常规掺杂技术而无需过度实验。例如，此类人员在阅读本公开之后可将常规掺杂技术配置成形成掺杂接地面层34以及伴随形成掺杂接地面层34而形成轻度掺杂层32，而不是分开的处理步骤。更具体地，在一个示例中，常规掺杂技术(在图3中非具体可见)可被配置成在表面10T以下从D2到D2+D3的深度范围上获得期望峰值浓度。本领域普通技术人员在阅读本公开之后可将此类常规掺杂技术配置成提供逆掺杂分布(即，在表面10T以下从D2到D2+D3的深度范围上具有期望峰值浓度并且在D2上具有轻度掺杂拖尾)。常规掺杂技术的此类配置可在一个注入步骤中提供掺杂接地面层34和轻度掺杂层32。本领域普通技术人员在阅读本公开之后还将理解，两个或更多个常规技术注入步骤可被适配成为掺杂接地面层34和轻度掺杂Si层32获得期望掺杂。

关于D3的数值范围，在指定D3时的考虑对于本领域普通技术人员而言在阅读本公开之后将变得显而易见，藉此在给定了应用的情况下此类人员能够指定D3的恰适范围而无需过度实验。例如，本领域普通技术人员在阅读本公开之后将理解，掺杂接地面层34的操作可包括防止在最终产品的SiGe有效鳍下创建寄生鳍下漏泄路径或防止这种可能性。此类人员在阅读本公开之后还将领会，掺杂接地面层34的操作可包括提供NFET和PFET区(在图3中非显式可见)的电隔离。出于解说目的且不限定任何实施例的范围，D3的一个示例范围出于抑制最终产品的SiGe有效鳍下的鳍下漏泄的目的可涵盖和包括向下延伸到30nm的范围。本领域普通技术人员还将理解，用于NFET和PFET隔离的阱掺杂可向下延伸到STI氧化物底部，这可包括但不限于100-150nm。

关于厚度D2的数值范围，本领域普通技术人员在阅读本公开之后将理解，此类数值可至少部分地取决于最终产品的SiGe有效鳍(在图3中非具体可见)的指定高度(在图3中非显式可见)，这将会在稍后段落中更详细地描述。例如，在一方面，厚度D2可被选择成接近于或略微深于最终产品的SiGe有效鳍的指定高度。本领域普通技术人员在阅读本公开之后将理解，过小的D2的潜在结果可能是最终产品的SiGe有效鳍的一部分保持在截止状态(即，导通状态电流潜在减小)。此类人员在阅读本公开之后还将理解，过大的D2的潜在结果可能是掺杂接地面层34具有与最终产品的SiGe有效鳍的这种距离以致于不利地影响其防止鳍下漏泄的操作。出于解说目的且不限定诸实施例的范围，D2的一个示例范围可涵盖和包括从小于30nm延伸并且最高达以及超过60nm的范围。

将理解，掺杂操作可在轻度掺杂Si层32与掺杂接地面层34之间形成梯度过渡，而非阶跃边界。普通技术人员在阅读本公开之后将理解，此类梯度可部分地取决于被选择用于形成掺杂接地面层34的技术。例如，此类人员在阅读本公开之后将领会，掺杂接地面层34可通过注入来形成；并且将理解，注入可形成比其他技术更为扩展的梯度。

在一方面，操作可包括在具有在掺杂接地面层34上的轻度掺杂Si层32的上述制程中结构上形成鳍图案硬掩模，该鳍图案硬掩模被形成为一个或多个鳍的顶部投影平面。操作可包括使用该鳍图案硬掩模来向轻度掺杂Si层32和掺杂接地面层34应用蚀刻工艺以形成一个或多个鳍堆叠。这些鳍堆叠将包括由掺杂接地面层34的一部分形成的鳍基以及在该鳍基上的由轻度掺杂Si层32的一部分形成的制程中轻度掺杂Si鳍。在一方面，该鳍图案硬掩模和蚀刻工艺可被配置成形成单个鳍堆叠。在进一步方面，该鳍图案硬掩模和蚀刻工艺可被配置成形成多个鳍堆叠(例如，由鳍间距分隔开的一组平行鳍堆叠)。将参照图4和5来描述形成鳍图案硬掩模的操作的一个示例。

图4是制程中结构40的正向横截面视图，其反映了在进一步关于一个实施例的操作中在图3制程中结构30的介电层22上沉积氮化物层42以及在氮化物层42上沉积硬掩模层44。参照图4，氮化物层42可具有深度D4，且硬掩模层44可具有厚度D5。在一方面，后续操作(在图4中不可见)可在硬掩模层44中形成鳍图案(在图4中不可见)，并且可利用氮化物层42来(例如通过各向异性干法蚀刻)将该鳍图案转换成鳍堆叠(在图4中不可见)。参照图4，硬掩模层44被可视地表示为单层。但是作为单层的该可视表示并不旨在将硬掩模44限定为单层结构。相反，诸实施例构想了实现硬掩模层44的结构包括氮化物层上的多个硬掩模层(在图4中非单独可见)的堆叠。使用此类堆叠式硬掩模层的常规硬掩模技术(例如，分隔件限定的双图案化和四倍图案化(SADP、SAQP))是本领域普通技术人员已知的。此类常规硬掩模技术可由拥有本公开的此类人员配置成根据诸示例性实施例来实践而无需过度实验，因此，进一步详细描述被省略。

关于D4和D5各自相应的数值范围选择，在给定了应用且查看了本公开的情况下，普通技术人员可通过使用此类人员拥有的常规硬掩模和蚀刻技术的一般惯例工程方法体系和知识来容易地确定此类数值范围，而无需过度实验。关于D4，出于解说目的且不限定诸实施例的范围，可使用的一个示例数值范围可涵盖但不限于STI深度的约1/3(在图4中非显式可见)。D4的一个可使用的具体示例数值范围可涵盖和包括从小于25nm延伸并且最高达以及超过40nm的范围。关于D5，对于本领域普通技术人员而言在阅读本公开之后将变得显而易见的关于指定和选择D5的数值范围的考虑是，这些值可与D4相当或者在一个方面略微大于D4。更具体地，对于此类人员将变得显而易见的是，硬掩模层44的至少一小部分可以(但不必然是优选的)在鳍蚀刻结束时保留在氮化物层42的顶上。D5的一个可使用的(例如可与所描述的D4的具体示例范围一起使用的)具体示例数值范围可涵盖和包括从小于30nm延伸并且最高达以及超过40nm的范围。

图5是制程中结构50的立体视图，其反映了在进一步关于一个实施例的操作中在图4制程中结构40的硬掩模层44中进行图案化以形成供后续蚀刻多个鳍(在图5中非显式可见)的鳍图案化硬掩模52。出于解说目的，图案化硬掩模52包括六个鳍硬掩模，其中鳍硬掩模54是一个代表性示例。将理解，六个仅仅是形成图案化硬掩模(诸如，鳍图案化硬掩模52)的鳍硬掩模的一个示例数量，而不旨在限定任何实施例或其任何方面。例如，替换的图案化硬掩模(在图5中非显式可见)可具有七个或更多、或者五个或更少鳍硬掩模，或者可具有仅一个鳍硬掩模。参照图5，鳍图案化硬掩模52示出了具有相同宽度D6和长度D7的全部六个鳍硬掩模。然而，这仅仅是出于示例目的，因为构想了可形成分别具有不同的宽度和长度的不同鳍图案化硬掩模的替换方案。类似地，鳍图案化硬掩模52示出了均等间隔开鳍间距D8的全部六个鳍硬掩模，但这仅仅是出于示例目的，因为构想了可形成间隔开不同鳍间距的鳍硬掩模的替换方案。

图6是制程中结构60的立体视图，其反映了使用鳍图案化硬掩模52来在图5制程中结构50中蚀刻沟槽62以形成制程中鳍堆叠64、继之以移除该鳍图案化硬掩模52。参照图6，一个示例蚀刻可以蚀刻沟槽62穿过氮化物(例如，Si3N4)层42、穿过介电层22、穿过轻度掺杂Si层32，并且进入到掺杂接地面层34中。此类示例蚀刻可将这些沟槽蚀刻到从轻度掺杂Si层32的顶面(被示出但未单独编号)到掺杂接地面层34中的凹陷底面34T测量的总深度D9。沟槽62可包括蚀刻进入掺杂接地面层34的对应凹陷62A。制程中鳍堆叠64各自按升序从凹陷底面34T开始包括鳍基66以及在鳍基66顶面上的制程中硅鳍68。将领会，每个制程中鳍堆叠的鳍基66是一对相应的沟槽62之间的掺杂接地面层34的一部分，并且制程中Si鳍68是一对相应的沟槽之间的轻度掺杂Si层32的一部分。制程中鳍堆叠64可各自包括临时盖CP，其中该临时盖CP包括介电层22的剩余部分以及在介电层22的该剩余部分上的Si3N4层的剩余部分。

在一方面，进一步关于根据各种示例性实施例的方法的操作可包括用Si隔离材料来将该对相应的沟槽中的每个沟槽填充至提供Si隔离材料中间上表面的高度。进一步关于此方面，该填充可被配置成使得该Si隔离材料中间上表面的高度离开该轻度掺杂制程中Si鳍的暴露外表面。在另一方面，填充该对相应的沟槽中的每个沟槽可包括填充至比预期Si隔离材料表面的高度更大的高度、继之以蚀刻至该预期高度。在进一步方面，填充至比预期Si隔离材料上表面的高度更大的高度可包括填充至该制程中鳍堆叠的高度、继之以平坦化以及随后的蚀刻。

图7示出了一个制程中结构70的立体视图，其反映了在进一步关于一个示例制造过程的操作中移除图案化硬掩模52并将氧化物填充72沉积到图6制程中结构60的沟槽62中、继之以平坦化。参照图7，该平坦化可形成临时平坦上表面72T。

图8是图7所示的制程中结构70在图7投影面3-3上的横截面视图。

图9是制程中结构90的横截面视图，其反映了在进一步关于一个示例制造过程的操作中蚀刻图8制程中结构的氧化物填充从而留下暴露氮化物层部分92。

图10是制程中结构100的横截面视图，其反映了在进一步关于一个示例制造过程的操作中移除图9制程中结构90的暴露氮化物层部分92以及形成氧化物填充72的另一临时平坦顶面72L。参照图10，介电层22的诸部分102(如图2所示地形成的)保留在每个制程中鳍堆叠(在图6中由参考标号“64”标记，在图10上可见但未标记)的相应顶部(被示出但未单独标记)上。

图11示出了另一制程中结构110的横截面视图，其反映了蚀刻进入图10制程中结构100的氧化物填充72的临时平坦顶面72L以形成新的临时顶面72R。在进一步关于一个示例制造过程的操作中，新的临时顶面72R处于暴露每个制程中鳍堆叠64的上部68U的高度。放大的区域110A示出了每个制程中Si鳍68的底部或下部68L在顶面72R以下。在另一方面(在图10中非显式可见)，顶面72R可被蚀刻成完全暴露制程中Si鳍68。换言之，对图10制程中结构100的氧化物填充72的蚀刻将氧化物填充72剩余部分的上表面高度降低至新的临时顶面72R，其暴露制程中Si鳍68的全部或除底部68L之外的全部。

在一方面，在蚀刻图10制程中结构100的氧化物填充72以暴露制程中Si鳍68的全部或除底部68L之外的全部之后。在一方面，暴露制程中Si鳍68的全部或除底部68L之外的全部可实现将制程中Si鳍68的全部或基本上全部转换成制程中SiGe鳍(在图11中非显式可见)。

图12示出了在进一步关于一个示例制造过程的操作中通过将图11制程中Si鳍68的暴露上部68U之下和之内的轻度掺杂Si材料转变成SiGe来产生的制程中结构120的横截面视图。此转换形成了多个轻度掺杂制程中SiGe鳍122。

在一方面，Si隔离中间上表面的高度可以是中等高度，其中该中等高度可以高于鳍基的上表面与制程中Si鳍的下表面之间的边界。在进一步方面，在将这些制程中轻度掺杂Si鳍的全部或除下部之外的全部转换成制程中轻度掺杂SiGe鳍之后，可向该Si隔离中间上表面应用最终蚀刻以形成Si隔离最终上表面，其中该Si隔离最终上表面具有最终高度。在一方面，该最终高度可使得鳍基的上部突出在该Si隔离上方。

图13示出了制程中结构130的横截面视图，其反映了在进一步关于一个示例制造过程的操作中进一步蚀刻进入临时顶面72R以形成围绕图12制程中鳍堆叠的氧化物填充72的最终顶面72F。如普通技术人员在阅读本公开之后将理解的，氧化物填充72可提供制程末端器件中的硅隔离。

图14示出了图13制程中结构130的立体视图。

在一方面，根据各种示例性实施例的方法可包括在源极区的外表面和漏极区的外表面上沉积外延层之前形成虚栅极。在一方面，该虚栅极可覆盖轻度掺杂SiGe制程中鳍的栅极区的外表面。

图15示出了制程中结构150的立体视图，其反映了在图13制程中结构130的轻度掺杂SiGe制程中鳍122的相应栅极区(可见但未单独标记)上形成虚栅极152。形成虚栅极152可包括虚栅极掩模154。形成虚栅极152可根据如在常规FinFET制造过程中使用的用于形成虚栅极的常规技术。对于本领域普通技术人员而言已知的此类常规技术可由此类人员在阅读本公开之后容易地应用以实践诸示例性实施例而无需过度实验，因此，进一步详细描述被省略。

图16是从图15的投影面4-4所见的图15制程中结构150的正向投影视图。放大视图VA示出了例如伴随可被应用于形成虚栅极152的常规技术操作而形成的在轻度掺杂SiGe制程中鳍122的可见(源极或漏极)端上的氧化物层162。将理解，氧化物层(诸如氧化物层162)可类似地形成在其他五个轻度掺杂SiGe制程中鳍122的可见端(图16中的可见端)上。将类似地理解，氧化物层(诸如氧化物层162)可形成在全部六个轻度掺杂SiGe制程中鳍122的相对端(在图16中不可见)上。参照图16，放大视图VB示出了在应用外延预清除以暴露外表面122S之后出现在放大视图VA中的轻度掺杂SiGe制程中鳍122的可见端(源极或漏极)。将理解，应用于暴露外表面122S的外延清除操作可类似地暴露其他五个轻度掺杂SiGe制程中鳍122在图16中可见的端上的外表面。类似地，应用于暴露外表面122S的外延预清除操作可暴露全部六个轻度掺杂SiGe制程中鳍122的相对端(在图16中不可见)处的外表面。

将理解，可被应用于形成虚栅极152的技术不必然是诸示例性实施例专用的。例如，虚栅极152可通过目前已知或稍后发现的可以不形成氧化物层(诸如氧化物层162)的技术来形成。将理解，根据采用不形成氧化物层(诸如氧化物层162)的此类技术(若有)的诸示例性实施例的实践可以省略、或者减少或修改由放大视图VA和VB解说的外延预清除或其他氧化物移除操作的应用。

图17示出了从应用栅极分隔件图案化以形成栅极分隔件172以及应用SiGeB外延生长工艺以形成SiGeB外延层174中所得到的下一个制程中结构170的立体视图。该SiGeB外延生长工艺可被配置成以覆盖源极和漏极区的暴露外表面(例如在图16放大视图VB中可见的122S)的方式形成SiGeB外延层174。在一方面，形成SiGeB外延层174的SiGeB外延生长工艺可以是根据各种示例性实施例以及由其提供的新颖就地硼掺杂方法的一部分，如将在稍后进一步详细描述的。进一步关于此就地硼掺杂方面，可向图17制程中结构应用推进式退火(在图17中不可见)以使硼从SiGeB外延层174扩散到SiGe制程中鳍122的源极区和漏极区中，以形成硼掺杂SiGe源极区和硼掺杂SiGe漏极区(在由图17反映的快照中尚未形成)。

关于SiGeB外延层174中的硼浓度，本领域普通技术人员在阅读本公开之后将理解该浓度可取决于的因素。例如，此类人员在阅读本公开之后将理解，SiGeB外延层174中的硼浓度范围可至少部分地取决于源极和漏极区中的期望硼掺杂浓度范围，该期望硼掺杂浓度范围可通过后续推进式退火工艺来获得。本领域普通技术人员在阅读本公开并且被提供或者选择专用参数(例如，最终产品FinFET的几何形状、最终产品FinFET的目标性能)之后可通过将此类人员知晓的标准工程方法体系应用于本文中所公开的概念和示例来容易地确定SiGeB外延层174的相应硼掺杂范围，而无需过度实验。出于解说目的，对于一些应用，可在形成SiGeB外延层(诸如SiGeB外延层174)时使用的一个示例硼浓度范围可从例如小于1-E20at/cm3横跨并且可涵盖例如大于2-E20at/cm3。将理解，SiGeB外延层174中的此示例硼浓度范围仅仅出于解说目的，而不旨在限定任何实施例或任何实施例的任何方面的范围。

图18示出了在根据诸示例性实施例的过程中通过完成对源极区和漏极区的就地硼掺杂的推进式退火来获得的制程末端结构180的立体视图。在一方面，推进式退火与如参照图17所描述地形成的SiGeB外延层操作相结合并促进该操作。图19示出了图18制程末端结构180的部分剖视图。

推进式退火可被配置成应用预定温度TM达预定时间历时DR。在确定TM和DR时考虑的因素可包括期望掺杂物扩散以及由于SiGe制程中鳍122由SiGe形成而避免应变驰豫。TM和DR的具体数值范围可部分地因应用而异。普通技术人员在阅读本公开之后可以针对各种给定应用来确定TM和DR的范围，而无需过度实验。出于解说目的，TM和DR的示例值可包括TM在从约900摄氏度横跨至约1050摄氏度的范围内、且相应DR约为1秒。TM和DR的示例值还可包括TM在从约1200摄氏度横跨至约1300摄氏度的范围内、且相应DR约为1毫秒。将理解，TM和DR的这些示例范围仅仅出于解说目的，而不旨在限定任何实施例或任何实施例的任何方面的范围。

参照图18和19，推进式退火操作可被配置成使硼从图17 SiGeB外延层174扩散到SiGe制程中鳍122的源极区和漏极区中，以形成硼掺杂SiGe源极区182和硼掺杂SiGe漏极区184。在进一步方面，在图18和19中覆盖现在(在图18和19中)的硼掺杂SiGe源极区182的图17SiGeB外延层174部分将被称为“SiGeB源极外延层”186。类似地，覆盖现在(在图18和19中)的硼掺杂SiGe漏极区184的图17SiGeB外延层174部分将被称为“SiGeB漏极外延层”188。

关于SiGeB源极外延层186和SiGeB漏极外延层188的结构和成分，将理解，由于推进式退火的各种操作，这些结构可与SiGeB外延层174有差异(例如，硼浓度降低)。然而，在一方面，图17SiGeB外延层174可配置有一硼浓度以在SiGeB源极外延层186和SiGeB漏极外延层188中提供高残留B浓度。例如，此方面可提供诸如在SiGe鳍的整个沟道高度上提供源极和漏极结等的特征和益处。参照图19，栅极区190包括轻度掺杂SiGe制程中鳍122的轻度掺杂SiGe材料。

由于驱动式退火使硼从SiGeB外延层174扩散，因此将理解，SiGeB外延层174中的硼浓度将至少部分地决定硼掺杂SiGe源极区182、以及硼掺杂SiGe漏极区184、SiGeB源极外延层186和SiGeB漏极外延层188中的硼浓度。本领域普通技术人员在阅读本公开之后将理解，这些图18和19结构中的期望或目标硼范围可至少部分地因应用而异。然而，在阅读本公开并且具有所定义应用之后，普通技术人员可通过将此类人员知晓的标准工程方法体系应用于本文中所公开的概念和示例来容易地确定图18和19结构中的目标硼范围，而无需过度实验。基于此类目标范围，普通技术人员随后可确定图17SiGeB外延层174中的目标硼范围，而无需过度实验。

所公开的实施例的特征和优点可包括但不限于消除了至SiGe源极和漏极下的寄生n型Si电阻器的源极和漏极触点。这种和其他特征和益处可通过用硼对暴露的n型源极和n型漏极进行所描述的反掺杂来提供。其他特征和方面可包括但不限于在整个SiGe沟道高度上提供源极和漏极结。进一步益处和优点可包括例如提供了与SiGe和接地面的栅极交叠。本领域普通技术人员在阅读本公开之后还将领会，根据各种示例性实施例处理和构造的FinFET将由于例如相对于SiGe的较高阈值电压和降低的载流子迁移率而维持来自基于寄生Si的晶体管的低驱动电流贡献。此类人员还将领会，连同由所公开的实施例提供的其他特征和益处，所公开的隆起的源极和漏极外延可消除SiGe源极和漏极的凹陷，这进而可提供弹性沟道驰豫的最小化。

图20是形成根据各种示例性实施例的一部分制造过程的操作的高级流程图200。为了简明起见，使用了短语“在流程200中”并且其将被理解成表示“在可包括具有由高级流程图200表示的逻辑流程的操作的过程中”。

参照图20，流程200中的操作可在任意起始202处开始，起始202可包括例如提供起始块状硅，诸如参照图1A、1B和其他附图描述的块状硅10。流程200中的操作随后可在204将块状Si的一部分形成为鳍堆叠或多个鳍堆叠。每个鳍堆叠可包括掺杂Si鳍基以及在该掺杂Si鳍基上的轻度掺杂制程中SiGe鳍。在图20上示出了204处的一个示例操作流程，并且将在稍后进一步详细描述这个流程。参照图13和图14，在204处形成的一个示例结构可以是具有掺杂Si鳍基66和轻度掺杂SiGe制程中鳍122的制程中结构130。

继续参照图20，在204之后，该流程中的操作可包括在206形成虚栅极和分隔件。参照图17，示例虚栅极152和栅极分隔件172可以是在206形成的结构的示例。参照图20，流程200中的下一操作可以是在208，在204处形成的轻度掺杂SiGe制程中鳍的源极和漏极外表面上生长外延层，该外延层的材料包括硼。在一方面，208处的操作可包括例如外延预清除以移除在虚栅极形成或其他操作期间沉积在源极和漏极外表面上的氧化物。参照图16，如放大视图VA和VB所示，移除氧化物层162可反映208处的预清除操作的一个示例。

参照图20，在208处生长外延层之后，流程200中的操作可包括在210退火以使硼从该外延层扩散到该源极区和漏极区中，以用硼来有效地掺杂这些区域。参照图17和18，形成硼掺杂SiGe源极区182和硼掺杂漏极SiGe区184的退火操作可反映210处的操作的一个示例。208和210处的操作可被统称为在轻度掺杂SiGe制程中鳍的漏极区和源极区中就地掺杂硼以形成具有B掺杂源极和漏极区的制程末端轻度掺杂SiGe有效鳍的示例。具有B掺杂源极和漏极区的制程末端轻度掺杂SiGe有效鳍还可包括SiGeB源极外延层(例如，图18中的174A)和SiGeB漏极外延层(例如，图18中的174B)，它们可分别作为源极和漏极触点来操作。流程200中的示例操作可在210处的退火之后在212结束该流程。

图20示出了可在204处或与204关联地执行的操作的一个示例流程。204处的操作可始于在214，在该块状Si的顶面上沉积介电层，并且在该块状Si中注入轻度掺杂鳍层和底层接地面。参照图2和3，214处的操作的一个示例可以是所描述的沉积介电层22并穿过该介电层在掺杂接地面层34上方注入轻度掺杂Si层32。接着，在216，可例如在该介电层上形成氮化物层，并且可在该氮化物层上部署鳍图案硬掩模(例如，如参照图4和5所描述的)。

继续参照图20，该流程中在204处执行的操作可包括在218，使用在216处形成的鳍图案硬掩模来在214处形成的结构中蚀刻沟槽以形成鳍堆叠。在一方面，每个鳍堆叠可具有在掺杂Si鳍基上的制程中轻度掺杂Si鳍，诸如参照图6描述的制程中鳍堆叠64。该流程中在204处的示例操作可包括在220，在这些沟槽中沉积硅隔离材料并蚀刻该硅隔离材料的顶面以暴露制程中Si鳍(或暴露制程中Si鳍除下部之外的全部)以用于Si到SiGe转换，如例如参照图7-11所描述的。

参照图20，该流程中在204处执行的操作可包括在222，将在220处形成的轻度掺杂Si制程中鳍转换成轻度掺杂SiGe制程中鳍。参照图12和20，由形成图12轻度掺杂SiGe制程中鳍122反映的操作可以是在222处执行的操作的一个示例。接着，在224，可执行对该硅隔离材料的蚀刻以将该硅隔离材料的上表面降低至最终高度(例如，参照图13描述的上表面72F)以供在208和210进行外延生长和硼推进操作。

图21解说了其中可有利地采用本公开的一个或多个实施例的示例性无线通信系统300。出于解说目的，图21示出了三个远程单元320、330和350以及两个基站340。将认识到，常规无线通信系统可具有远多于此的远程单元和基站。远程单元320、330和350包括采用例如参照图1A-1D和2A-2G所描述的受应力鳍式NMOS FinFET器件的集成电路或其他半导体设备325、335和355(如本文中所公开包括片上电压调节器)图21示出了从基站340到远程单元320、330和350的前向链路信号380，以及从远程单元320、330和350到基站340的反向链路信号390。

在图21中，远程单元320被示为移动电话，远程单元330被示为便携式计算机，且远程单元350被示为无线本地环路系统中的位置固定的远程单元。例如，这些远程单元可以是移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理(PDA))、导航设备(诸如启用GPS的设备)、机顶盒、音乐播放器、视频播放器、娱乐单元、位置固定的数据单元(诸如仪表读数装置)、或者存储或检索数据或计算机指令的任何其他设备、或者其任何组合中的任一者或其组合。尽管图21解说了根据本公开的教义的远程单元，但本公开并不限于这些所解说的示例性单元。本公开的各实施例可适于用在具有有源集成电路系统(包括存储器以及用于测试和表征的片上电路系统)的任何设备中。

上文公开的设备和功能性可被设计和配置在存储于计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造器件的制造处理人员。结果得到的产品包括半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。

本领域技术人员将领会，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。

此外，本领域技术人员将领会，结合本文所公开的各实施例描述的各种解说性逻辑框、模块、电路和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。

结合本文公开的各实施例描述的方法、序列和/或算法可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM或者本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。

尽管前面的公开示出了本公开的解说性实施例，但是应当注意，在其中可作出各种变更和修改而不会脱离如所附权利要求定义的本公开的范围。根据本文中所描述的本公开实施例的方法权利要求的功能、步骤和/或动作不必按任何特定次序来执行。此外，尽管本公开的要素可能是以单数来描述或主张权利的，但是复数也是已料想了的，除非显式地声明了限定于单数。