混合式异质结构发光装置的制作方法

本申请要求2014年10月6日提交的美国专利申请No.14/506,975的优先权，通过引用将其全部内容并入此文。

涉及政府权利

本发明在由USAF/AFOSR授予的FA9550-09-1-0482的政府支助下做出。政府拥有本发明中的某些权利。

背景

常规地，使用外延生长的异质结构来产生某些发光装置，其包括pin二极管(pin diode)，该pin二极管在它们的活性区中具有多量子阱结构。对于由III-V族半导体材料(例如GaN)制造的装置而言，在空穴注入层的p-型半导体中最高的可实现的掺杂浓度的限制限制了空穴注入效率并且因此限制了该装置的内部量子效率。另外，在p-型掺杂的III-V半导体材料中空穴的低移动性导致需要高偏压来操作该装置。这些问题对于用于蓝光产生和UV光产生的基于氮化物半导体的装置是特别严重的，因为在p-型掺杂的基于GaN的半导体中活化的p-型掺杂剂的空穴移动性和浓度趋向为特别低。

概述

提供具有多量子阱(MQW)pin二极管结构的发光装置和制作和使用该装置的方法。

发光装置的一个实施方案包含：包含单晶p-型掺杂的半导体材料的空穴注入层；包含单晶n-型掺杂的半导体材料的电子注入层；设置在该空穴注入层和该电子注入层之间的包含本征半导体材料的发光活性区，该发光活性区包含含有交替的势垒层和量子阱层的多量子阱结构；和设置在该空穴注入层和该发光活性区之间并与二者接触或者设置在该电子注入层和该发光活性区之间并与二者接触的电流隧穿层。该电流隧穿层包含具有比与其接触的本征半导体材料和掺杂的半导体材料的带隙更宽的带隙的无机材料。该电流隧穿层与该掺杂的半导体材料之间的界面和该电流隧穿层与该本征半导体材料之间的界面不具有外延结构。

制作发光装置的方法的一个实施方案包括提供多层半导体异质结构，其包含：包含单晶n-型掺杂的半导体材料的电子注入层；和在该电子注入层上的包含本征半导体材料的发光活性区，该发光活性区包含含有交替的势垒层和量子阱层的多量子阱结构。然后，将电流隧穿层沉积在该发光活性区上；将包含单晶p-型掺杂的半导体材料的空穴注入层转移至该电流隧穿层上；和将该空穴注入层接合至该电流隧穿层。该电流隧穿层包含具有比与其接触的本征半导体材料和p-型掺杂的半导体材料的带隙更宽的带隙的无机材料。该电流隧穿层与该p-型掺杂的半导体材料之间的界面和该电流隧穿层与该本征半导体材料之间的界面不具有外延结构。可使用薄膜脱离和转移方法或通过晶片接合然后薄膜分离(cleavage)来进行该空穴注入层至该电流隧穿层的转移和接合。

在查阅下列附图、详细描述和所附的权利要求时本发明的其他主要特征和优势对本领域技术人员而言将变得明显。

附图简要说明

此后将参考附图来描述本发明的说明性实施方案，其中相似的数字表示相似的元件。

图1是发光二极管的示意图。

图2是边缘发射(edge-emitting)激光器的示意图。

图3是包括下分布布拉格反射器和上分布布拉格反射器的垂直腔表面发射激光器的示意图。

图4是包括下光子晶体反射器和上光子晶体反射器的垂直腔表面发射激光器的示意图。

图5是显示用于制作图1中所示类型的发光二极管的转移和接合方法的加工步骤的示意图。

图6是显示使用薄膜脱离和转移方法的用于将单晶掺杂的半导体层转移至异质结构的电流隧穿层上的方法的示意图。

图7是显示使用晶片接合和分离方法的用于将单晶掺杂的半导体层转移至异质结构的电流隧穿层上的方法的示意图。

图8是显示用于制作包括两个电流隧穿层的pin二极管异质结的转移和接合方法的加工步骤的示意图。

详细描述

提供具有多量子阱(MQW)pin二极管结构的发光装置和制作和使用该装置的方法。

使用薄膜转移和接合工艺或界面接合工艺与引入一个或多个界面电流隧穿层组合以产生高性能发光装置从而制造该装置，其中可独立于本征活性区的本征半导体材料来选择该pin异质结的p-型层和n-型层的掺杂的半导体材料。

该装置由多层半导体异质结构构成，其中在本征活性区与p-型和/或n-型掺杂的电荷注入层之间的界面处提供使电流隧穿通过晶格失配的异质结的材料层。使用此设计，可将许多材料放在一起以形成混合式异质结构而不管它们的晶格失配和/或热失配。

因为该转移和接合工艺不依赖于外延生长或晶片接合，所以该电荷注入层中的材料不需要与该活性区的半导体材料是晶格匹配的。另外，与晶片接合技术不同，该转移和接合工艺和该界面晶片接合工艺需要用于接合的原子级光滑的表面并且可承受对于在异质结中掺杂的和未掺杂的半导体材料而言热膨胀系数的相对大的差异。最后，因为该p-型和/或n-型掺杂的注入层通过电流隧穿层与本征活性区物理地隔开，所以避免材料之间的化学反应并且可使材料的表面钝化。结果是，可用比由外延生长或晶片接合技术制作的那些半导体材料更宽范围的半导体材料来制造该发光装置。

发光装置的pin二极管包含：空穴注入层，该空穴注入层包含单晶p-型掺杂的半导体材料，例如p-型掺杂的窄带隙IV族半导体或窄带隙III-V族半导体；电子注入层，该电子注入层包含单晶n-型掺杂的半导体材料；和设置在该空穴注入层和电子注入层之间的发光活性区。将电流隧穿层设置在电荷注入层的一个或两个和本征活性区之间。

该本征活性区包括MQW结构，该MQW结构包含由不同半导体材料制成的交替的势垒层和量子阱层。在该MQW结构中，凭借夹在其他半导体“势垒”材料层之间的一种半导体“阱”材料的薄层中的量子限制来限制载流子。该活性区还可包含下间隔层和上间隔层，在其间设置该MQW结构。使用间隔层来增加本征活性区的厚度并且因为它们形成部分该本征活性区，所以它们包含未掺杂的单晶半导体材料。在该活性区中包括间隔层的装置的实施方案中，该电流隧穿层将设置在间隔层与其相邻的电荷注入层之间并与二者接触。在缺少间隔层的情况下，该电流隧穿层将与该MQW结构的最外部的势垒层邻近并接触。该势垒层、量子阱层和间隔层可包含III-V族或II-VI族半导体材料。

该电流隧穿层由无机材料形成，该无机材料具有比与其接触的活性区的本征半导体材料的带隙和电荷注入层的掺杂的半导体材料的带隙更宽的带隙。在此结构中，该单晶p-型或n-型掺杂的半导体材料具有与该本征半导体材料不同的化学组成和不同的晶格常数。

如这里使用的术语“电流隧穿层”是指特征为以下的层：其由适当的材料制成并且是足够薄的能够充当对于电子和/或空穴的隧穿层。即与典型的电介质不同，该电流隧穿层允许电子和空穴两者凭借量子隧穿从其中通过(从单晶半导体材料的第一层至第二层)。从而，因为金属将阻碍空穴的通道，所以金属不是用于电流隧穿层的合适材料。然而，宽范围的非金属无机材料可满足这些标准。该电流隧穿层的无机材料可为将以其块体形式充当电介质的材料，但是该材料足够薄使得其不再充当电绝缘体。该电流隧穿层提供在单晶半导体材料层之间的一种“胶”。它能够符合半导体材料层的表面形貌而不在界面处引入空隙。另外，该电流隧穿层可防止来自相邻的单晶半导体材料层的半导体材料的相互扩散。这避免单晶半导体层之间不想要的介于中间的交叉污染的半导体界面层的形成。

由这种无机材料层提供的其他优势是它可使与其接触的半导体材料层的表面钝化，使得将悬空键和界面态最小化或消除。此性质是有用的，因为当直接接合两种非晶格匹配的单晶材料时，在该两种材料之间形成的化学键可产生大量的界面态。这些界面态防止该两种材料形成理想的整流结。然而，当嵌入该无机材料时该两种材料是物理隔开的。如果该层足够薄并且具有使该材料化学钝化的能力，则可降低界面态的数量至使得电子和空穴两者可有效地隧穿通过该层的水平。

可作为部分该发光装置的其他部件是一般并入这样的装置的那些部件，其包括衬底、缓冲层、覆盖层、反射器、电传导接触层、电极和互连体。例如该装置还可包含与该p-型和n-型掺杂的半导体材料电连通的电极和经配置以跨pin结施加电压的电压源。

发光二极管(LED)是可包括该MQW pin二级管结构的发光装置的实例。在图1中提供LED的示意图。LED包括衬底102和包含n-型掺杂的半导体材料的电子注入层104。在此实施方案中，衬底102是其上外延生长该电子注入层104的生长衬底，并且因此衬底102还包括缓冲层106以促进该电子注入层的半导体材料在衬底材料上方的外延生长，因为那些材料不具有完美的晶格匹配。在电子注入层104上设置包含MQW结构的活性区108并且在活性区108上设置电流隧穿材料层110。p-型掺杂的半导体材料层提供空穴注入层112并且使该pin二极管结构完整。放置阳极114和阴极116分别与该空穴注入层和该电子注入层电连通。

还可将该MQW pin二极管结构并入如在图2中示意性显示的边缘发射激光器中。该边缘发射激光器包括衬底202和包含n-型掺杂的半导体材料的电子注入层204。在电子注入层204上设置包含MQW结构的活性区208并且在活性区208上设置电流隧穿材料层210。p-型掺杂的半导体材料层提供空穴注入层212并且使该pin二极管结构完整。放置阳极214和阴极216分别与该空穴注入层和该电子注入层电连通。

该发光装置还可是竖直腔表面发射激光器(VCSEL)。图3中描述纳入MQW pin二极管结构的VCSEL的一个实施方案。该VCSEL包括衬底302和包含n-型掺杂的半导体材料的电子注入层304。在电子注入层304上设置包含MQW结构的活性区308并且在活性区308上设置电流隧穿材料层310。p-型掺杂的半导体材料层提供空穴注入层312并且使该pin二极管结构完整。放置阳极314和阴极316分别与该空穴注入层和该电子注入层电连通。该VCSEL还包括夹在该衬底和该阴极之间的下分布布拉格反射器(DBR)318和在p-型掺杂的空穴注入层312上方设置的上DBR320。

图4中描述VCSEL的另一个实施方案。如在图3中所示的VCSEL，此VCSEL包括衬底402和包含n-型掺杂的半导体材料的电子注入层404。在电子注入层404上设置包含MQW结构的活性区408并且在活性区408上设置电流隧穿材料层410。p-型掺杂的半导体材料层提供空穴注入层412并且使该pin二极管结构完整。放置阳极414和阴极416分别与该空穴注入层和该电子注入层电连通。该VCSEL还包括夹在该衬底和该阴极之间的下光子晶体反射器418和在p-型掺杂的空穴注入层412上方设置的上光子晶体反射器420。

虽然图3和图4中的VCSEL中的上反射器和下反射器是相同的类型，但是不同类型的反射器可用在相同的装置中。例如可将光子晶体型反射器用作下反射器并且可将DBR用作上反射器，反之亦然。可通过外延生长或通过转移和接合来形成该VSCEL中的反射器。在美国专利号8,217,410中描述用于将光子晶体型反射器转移和接合至VCSEL的活性区的方法。

在图5中说明用于形成LED中的MQW pin二极管结构的薄膜转移和接合工艺以及电流隧穿层沉积工艺。图5中图片(a)显示包括衬底102、缓冲层106、n-型掺杂的半导体层104、活性区108和电流隧穿层110的异质结构。可使用已知的方法例如分子束外延(MBE)在生长衬底102上外延生长半导体层104-108。可使用例如原子层沉积(ALD)在活性区108的上表面上沉积电流隧穿层110。

该电流隧穿层的厚度典型地需要仅是在其粘合的半导体材料层的表面的均方根(rms)粗糙度的数量级。通过说明的方式，在一些实施方案中，该电流隧穿层具有在从约0.5至约10nm范围内的厚度。这包括以下实施方案：其具有在从约0.5至约10、从约0.5至约5nm或从约0.5至约3nm的范围内的厚度。因为该电流隧穿层的厚度可在原子尺度不是均匀的，所以该层的厚度对应于跨过该异质结构的接合界面的层的平均厚度。

如在图片(b)中显示的，一旦形成该电流隧穿层，就可在它的上表面上放置预成形的单晶p-型掺杂的半导体材料层112以提供该pin二极管结构的p-层。可通过退火来增强该转移的单晶p-型掺杂的半导体材料层和该电流隧穿层之间的接合(图片(c))。接下来，将台面(mesa)蚀刻到pin二极管结构中(图片(d))并且使用例如金属化来沉积阳极114和阴极116(图片(e))。

图6更详细地说明转移预成形的单晶p-型掺杂的半导体材料至该电流隧穿层上的方法。该方法始于包含处理晶片(handle wafer)601(例如Si处理晶片)、埋入氧化物层(buried oxide layer)603和p-型掺杂的单晶半导体的薄层112(例如单晶p-型Si、Ge、GaAs或InGaAs的薄层)的绝缘体上半导体(semiconductor-on-insulator)衬底(图片(a))。使用例如选择性的化学蚀刻剂由该结构选择性地去除埋入氧化物层603。结果是，如在图片(b)中显示，层112沉降到下面的处理晶片601上。然后将主体材料605例如橡胶压型器(rubber stamp)压至该层112的上表面上。层112粘附至主体材料605并且被提起远离处理晶片601(图片(c))。在后续步骤中(图片(d))使脱离的层112与电流隧穿层110接触并转移至该电流隧穿层上。可在转移和接合之前或之后掺杂该单晶层。然后将主体材料605去除(图片(e))，留下MQW pin结构。

图7说明使用晶片接合然后氢注入来将单晶p-型掺杂的半导体层转移至电流隧穿层上从而在半导体材料中产生分裂面的替代方法—有时称作智能切割(Smart Cut)的技术。可在Bruel等人的Proceedings 1995IEEE International SOI Conference,178(1995)中找到该智能切割工艺的描述。在此技术中，如图片(a)中所示，在p-型掺杂的半导体衬底700(例如半导体晶片)中形成埋入氢注入层702。氢注入层702的深度将确定待转移的单晶p-型掺杂的半导体层712的厚度。一旦凭借氢注入形成该分裂面，该衬底700的表面就与电流隧穿层110接触(图片(b)和(c))。然后在氢注入层702处分裂衬底700并且去除大部分衬底700(图片(d))以形成MQW pin二极管结构(图片(e))。如果穿过单晶p-型掺杂的半导体层712发射来自活性层的光，则可使用转移之后的化学机械抛光使该层变薄。

图1-5说明具有夹在pin异质结结构的p-型掺杂的空穴注入层和活性区之间的单个电流隧穿层的发光装置的实施方案。然而，在其他的装置中可在该活性区和该n-型掺杂的电子注入层之间设置单个电流隧穿层。或者，装置可包括在该活性区和该p-型掺杂的空穴注入层之间的第一电流隧穿层和在该活性区和该n-型掺杂的电子注入层之间的第二电流隧穿层。图8是说明形成具有两个电流隧穿层的MQW pin二极管结构的方法的示意图。

图8中图片(a)显示包括衬底802、活性区808和电流隧穿层810的异质结构。在衬底802和活性区808之间存在缓冲层801。可使用已知的方法例如分子束外延(MBE)在生长衬底802上外延生长该活性区和任何缓冲层。可使用例如原子层沉积(ALD)在活性区808的上表面上沉积电流隧穿层810。如在图片(b)中所示，一旦形成电流隧穿层810，就可在它的上表面上放置预成形的单晶p-型半导体材料层812以提供该pin二极管结构的p-层。可通过退火来增强该转移的单晶p-型掺杂的半导体材料层和电流隧穿层812之间的接合(图片(c))。然后使用例如化学机械抛光和/或选择性蚀刻来去除衬底802(图片(d))。然后在活性区808的表面上沉积第二电流隧穿层820(与第一电流隧穿层810相对)，并且在它的上表面上放置预成形的单晶n-型掺杂的半导体材料层822以提供该pin二极管结构的n-层(图片(e))。可通过退火来增强该转移的单晶n-型掺杂的半导体材料层和电流隧穿层822之间的接合(图片(f))。

在一些实施方案中，该电流隧穿层的无机材料是氧化物。在这样的实施方案中，该氧化物可包含以下、由或主要由以下构成：金属氧化物、半导体元素的氧化物或类金属元素的氧化物。可在金属氧化物电流隧穿层中使用的氧化物的示例包括但不限于可凭借原子层沉积(ALD)而沉积的那些氧化物。这样的金属氧化物的示例包括氧化铝(Al₂O₃)、氧化钛(TiO₂)、氧化铪(HfO₂)、氧化钽(Ta₂O₅)和二氧化硅(SiO₂)。在一些实施方案中，氧化物中存在的金属、半导体或类金属元素不同于与它们接触并设置在它们之间的其他半导体层中的任何金属、半导体或类金属元素。在存在的异质结构中，该电流隧穿层的无机氧化物不是它们所隔开的层中的两种半导体材料的任一种的自然氧化物。(如这里使用的，该术语自然氧化物是指作为在含氧环境中半导体材料氧化的结果而在该材料上整体地形成的氧化物。例如SiO₂是Si的自然氧化物。)

在其他的实施方案中，该电流隧穿层的无机材料是氮化物。在这样的实施方案中，该氮化物可包含以下、由或主要由以下构成：金属氮化物、半导体元素的氮化物或类金属元素的氮化物。可在氮化物电流隧穿层中使用的氮化物的示例包括但不限于可凭借原子层沉积(ALD)而沉积的那些氮化物。这样的氮化物的示例包括氮化铝、氮化硅和氮化钛。在一些实施方案中，氮化物中存在的金属、半导体或类金属元素不同于与它们接触并设置在它们之间的半导体层中的任何金属、半导体或类金属元素。

在一些实施方案中，该电流隧穿层包含两个或更多个子层，其每个包含无机材料，但是前提是子层的总组合厚度仍然足够低从而允许电子和空穴隧穿通过该层。例如，在包含多个无机氧化物子层的电流隧穿层中，可选择无机氧化物使得一种氧化物使两种相邻的半导体材料之一钝化，而另一种氧化物使两种相邻的半导体材料的另外一种钝化。

空穴注入层、电子注入层、MQW结构和任何间隔层的单晶半导体材料是无机半导体。在相邻层(即由介于中间的电流隧穿层隔开的层)中的半导体材料是不相似的，使得由两种材料形成的异质结的电子能带图中存在能带偏移。该半导体材料可独立地选自大范围的半导体，其包括：(a)IV族半导体；(b)III-V族半导体；和(c)II-VI族半导体。相邻层的半导体材料可选自相同的族或可选自不同的族。例如，在p-型掺杂的半导体材料是IV族半导体层的实施方案中，组成活性区(例如MQW结构的阱层和势垒层以及间隔层)的本征半导体材料层和电子注入层的n-型掺杂的半导体材料层可为III-V族或II-VI族半导体层。相似地，在p-型掺杂的半导体材料层是III-V族半导体层的实施方案中，本征半导体材料层可为IV族或II-VI族半导体层。该IV族半导体包括单质半导体(例如Si、Ge和C，其包括金刚石)以及合金和化合物半导体(例如SiGe:C、SiGe、SiGeSn和SiC)。该III-V族和II-VI族半导体包括二元、三元和更高元的化合物半导体。III-V族半导体的示例包括GaAs、AlGaAs、InGaAs、AlAs、InAlAs、InP、GaInP、GaP、GaN、InGaN、InAlN、AlN和AlGaN。II-VI族半导体的示例包括氧化物例如ZnO。

半导体材料的每个层可具有以下特征：上表面、下表面和周围边缘表面(术语“上”和“下”不是用来指定任何绝对方位。更确切地说它们仅意图指平行于(包括基本上平行于)横向地切分该层的平面的相对面对的表面。)在一些实施方案中，该上表面和/或下表面的均方根(rms)粗糙度可显著地高于被认为对于无孔隙晶片接合而言可接受的均方根粗糙度。因此，在一些实施方案中，该上表面和/或下表面具有大于1nm的rms粗糙度。这包括该上表面和/或下表面具有至少1nm(例如在从1nm至5nm的范围内)的rms粗糙度的实施方案并且还包括该上表面和/或下表面具有至少5nm(例如在从5nm至10nm的范围内)的rms粗糙度的实施方案。出于确定表面的rms粗糙度的目的，其可由该单晶半导体材料层和该电流隧穿层之间的界面的区域上方的AFM图像确定。

使用转移和接合工艺制造的异质结的相邻层不具有外延结构。如这里使用的术语“外延结构”是指其中上覆层的结晶取向由其底层的结晶取向确定(上覆层的结晶取向匹配其底层的结晶取向)的结构，使得该两层至少在它们的界面的区域中具有相同的结晶取向。这样的外延结构可包括在界面处由两种材料之间的晶格失配引起的应变和应力并且甚至可包括错配位错。与这样的外延结构形成对照，本结构中的非外延层具有独立于(例如不同于)它们相邻的层的结晶取向的结晶取向。正如此，不具有外延结构的层不含晶格失配引起的应变或应力以及晶格失配引起的错配位错。事实上，选择用于电荷注入层的一个或两个的半导体材料以及选择用于活性区的本征半导体材料可具有将使它们不适合于外延生长的晶格常数失配-甚至在中间缓冲层的存在下。例如，在一些实施方案中电荷注入层的一个或两个的半导体材料和活性区的半导体材料之间的晶格常数失配为大于约15％。

选择用于电荷注入层的一个或两个的半导体材料和活性区的半导体材料可具有将使它们不适合于典型地在非常高的温度下进行的晶片接合的热膨胀系数失配。这是至少部分地由该电流隧穿层的存在所致。该电流隧穿层可充当两种单晶半导体材料之间热膨胀差异的缓冲并且可用于在比用于晶片接合加工技术中的加工温度更低的加工温度下接合两种单晶半导体材料。

单晶半导体材料层的厚度将取决于预期的发光装置应用。然而，通过说明的方式，在该装置的一些实施方案中，单晶材料的一些或所有层具有不大于约1000nm的厚度。如果该电荷注入层的半导体材料吸收在活性区的发射波长范围内的辐射，则使用该材料的非常薄的层是有利的。例如，可使p-型和/或n-型掺杂的半导体层变薄至10nm或更小的厚度，包括5nm或更小的厚度。

由发光装置发射的辐射的波长将取决于在活性区中使用的半导体材料。因此，在适当的材料选择的情况下，可构造该发光装置来发射电磁波谱的紫外线(UV，从～100至400nm，包括220nm至240nm)、可见光(vis，从400nm至780nm)和/或红外线(IR，从780nm至1mm，例如1.55μm)。通过说明的方式，设计以发射在从约220至240nm波长范围内的光的发光装置可采用具有包含单晶AlGaN量子阱层和单晶AlN势垒层的交替层的MQW结构的活性区。可在n-型AlGaN电子注入层上方外延生长此活性区。或者，设计以发射在约1.55μm波长的光的发光装置可采用具有包含单晶InGaP量子阱层和单晶InGaP势垒层的交替层的MQW结构的活性区，其中该量子阱层和势垒层具有不同的元素比。可在n-型InP电子注入层上方外延生长此活性区。设计以发射蓝光的发光装置可采用具有包含单晶InGaN量子阱层和单晶GaN势垒层的交替层的MQW结构的活性区。可在n-型GaN电子注入层上方外延生长此活性区。在表1中列出可用于活性区和电子注入层的材料的其他组合。

表1.用于量子阱、势垒和电子注入层的示例材料

用于发光装置的电荷注入层的合适的掺杂的半导体包括掺杂的Si、Ge、GaAs和InP。

实施例

实施例1：制造Si/GaN混合式蓝色LED

用于Si-GaN混合式LED的制造工艺始于GaN的n-层和未掺杂的InGaN/GaN多量子阱(MQW)层在蓝宝石衬底上的生长。使用金属有机化学气相沉积(MOCVD)系统生长该InGaN/GaN i-n层结构。该结构由1.0μm厚未掺杂的GaN缓冲层、2μm厚Si掺杂的n-GaN(n＝3×10¹⁸cm^-3)和五对In_0.2Ga_0.8N/GaN(2nm/8nm)MQW活性层构成。设计该MQW结构以实现在450nm和470nm之间的所需的发射波长。然后，使用原子层沉积(ALD)系统在该MQW顶部沉积薄氧化铝层作为电流隧穿层。在氧化物沉积之前，将该InGaN/GaN结构浸入稀释的氢氧化铵酸溶液(DI水:NH₄OH＝10:1)持续10分钟并且然后在去离子(DI)水冲洗中冲洗以获得不含自然氧化物的表面。

作为p-型层，使用光刻和反应离子蚀刻(RIE，Unaxis790)来蚀刻穿过该掺杂的硅层的孔从而由绝缘体上硅(silicon-on-insulator)衬底的顶部硅层来制备重度掺杂的Si层(通过离子注入掺杂并且扩散以实现高硼浓度)。然后通过用浓氢氟酸(HF，49％)底切衬底使该掺杂的Si层从该衬底脱离。将在该pin结构中充当p-型层的脱离的Si层转移印刷至电流隧穿层涂覆的InGaN/GaN衬底上。结果是，实现非常洁净的Si-氧化铝-InGaN界面。为了增强在该转移印刷的Si层和该InGaN/GaN衬底之间的接合，在N₂环境下使用快速热退火(RTA)系统进行退火工艺。通过电子束蒸发来沉积用于该p+Si层的由Ti/Au层堆叠体构成的环形阳极。用光敏抗蚀剂覆盖该环形的内部(活性区域)(将穿过其发射光)以在全部蚀刻工艺过程中对其保护。然后通过反应离子蚀刻(RIE)来蚀刻该Si层直至氧化物隧穿层露出，而由于该光敏抗蚀剂该环形的活性区保持完整无缺。在该Si层被完全蚀刻之后，通过用稀释的氟化氢(HF，1:20＝HF:DI水)持续数秒短时间湿法蚀刻去除充当蚀刻停止层的电流隧穿层。然后，使用感应耦合等离子体反应离子蚀刻(ICP-RIE，PlasmaTherm 770ICP)蚀刻～800nm深的InGaN/GaN MQW和n-型GaN以露出n-GaN层。在蚀刻该n-GaN层之后，沉积用于n-GaN的Ni/Au堆叠体以提供欧姆接触，随后使用RTA在500℃下持续1分钟退火该样品以增强欧姆性质。

分别地通过4155B Agilent半导体参数分析仪和光谱仪(USB2000，Ocean Optics)测量电特性(I-V)和光学特性(EL)。

实施例2：制造Si/AlN混合式UV LED

用于Si-AlN混合式LED的制造工艺始于AlGaN的n-层和未掺杂的AlGaN/AlN多量子阱(MQW)层在AlN衬底上的生长。使用金属有机化学气相沉积(MOCVD)系统生长所有c-面InGaN/GaN i-n层结构。该MQW结构由400nm厚AlN未掺杂的同质外延(homoepi)层和600nm厚n-型Al_0.8Ga_0.2N层(其有2nm厚Al_0.65Ga_0.35N QW和3nm厚AlN势垒)构成。在将p-型Si层转移印刷至AlGaN/AlN的MQW顶层上之前，使用原子层沉积(ALD)系统在该MQW顶部沉积薄氧化铝层作为电流隧穿层。在氧化物沉积之前，将该AlGaN/AlN结构浸入稀释的氢氧化铵酸溶液(DI水:NH₄OH＝10:1)持续10分钟并且然后在去离子(DI)水冲洗中冲洗以获得不含自然氧化物的表面。

作为p-型层，使用光刻和反应离子蚀刻(RIE，Unaxis790)来蚀刻穿过该掺杂的硅层的孔从而由绝缘体上硅衬底的顶部硅层来制备重度掺杂的Si层(通过离子注入掺杂并且扩散以实现高硼浓度)。然后通过用浓氢氟酸(HF，49％)底切衬底使该掺杂的Si层从该衬底脱离。在没有任何粘合剂的情况下使用弹性体压型器(PDMS)将在该pin结构中充当p-型层的脱离的Si层转移印刷至电流隧穿层涂覆的AlGaN/AlN衬底上。结果是，实现非常洁净的Si-氧化铝-AlN界面。为了增强在该转移印刷的Si层和该AlGaN/AlN衬底之间的接合，在N₂环境下使用快速热退火(RTA)系统进行退火工艺。通过电子束蒸发来沉积用于该p+Si层的由Ti/Au层堆叠体构成的环形的阳极。用光敏抗蚀剂覆盖该环形的内部(活性区域)(将穿过其发射光)以在全部蚀刻工艺过程中对其保护。然后通过反应离子蚀刻(RIE)来蚀刻该Si层直至隧穿层露出，而由于该光敏抗蚀剂该环形活性区保持完整无缺。在该Si层被完全蚀刻之后，通过用稀释的氟化氢(HF，1:20＝HF:DI水)持续数秒短时间湿法蚀刻去除充当蚀刻停止层的电流隧穿层。然后，使用感应耦合等离体反应离子蚀刻(ICP-RIE，PlasmaTherm 770ICP)蚀刻～260nm深的AlGaN/AlN MQW和n-型AlN以露出n-AlGaN层。在蚀刻该n-AlGaN层之后，沉积用于n-AlGaN的Ni/Au堆叠体以提供欧姆接触，随后使用RTA系统在500℃下持续1分钟退火该样品以增强欧姆性质。

分别地通过4155B Agilent半导体参数分析仪和光谱仪(USB2000，Ocean Optics)测量电特性(I-V)和光学特性(EL)。

实施例3：制造Si/InGaAsP混合式NIR LED

用于Si-InGaAsP混合式LED的制造工艺始于未掺杂的InGaAsP多量子阱(MQW)层在InP衬底上的生长。使用金属有机化学气相沉积(MOCVD)系统生长该InGaAsP MQW(其由未掺杂的7.5nm厚的8对In_0.485Ga_0.515As_0.83P_0.17量子阱和In_0.76Ga_0.24As_0.83P_0.17势垒构成)以及在MQW层下的InP/InGaAs n-型层。设计该MQW结构以实现在1550nm和1560nm之间的所需的发射波长。在将重度掺杂的p-型Si层转移印刷至InGaAsP的MQW顶部上之前，使用原子层沉积(ALD)系统沉积薄氧化铝层作为电流隧穿层。在氧化物沉积之前，将该样品浸入缓冲氧化物蚀刻(BOE)溶液持续1分钟并且然后在去离子(DI)水冲洗中冲洗以获得不含自然氧化物的表面。

作为p-型层，使用光刻和反应离子蚀刻(RIE，Unaxis790)来蚀刻穿过该掺杂的硅层的孔从而由绝缘体上硅衬底的顶部硅层来制备重度掺杂的Si层(通过离子注入掺杂并且扩散以实现高硼浓度)。然后通过用浓氢氟酸(HF，49％)底切衬底使该掺杂的Si层从该衬底脱离。将在该pin结构中充当p-型层的脱离的Si层转移印刷至电流隧穿层涂覆的InGaAsP/InGaAs/InP衬底上。结果是，实现非常洁净的Si-氧化铝-InGaAsP界面。为了增强在该转移印刷的Si层和该InGaAsP/InGaAs/InP衬底之间的接合，在N₂环境下使用快速热退火(RTA)系统进行退火工艺。通过电子束蒸发来沉积用于该p+Si层的由Ti/Au层堆叠体构成的环形阳极。用光敏抗蚀剂覆盖该环形的内部(活性区域)(将穿过其发射光)以在全部蚀刻工艺过程中对其保护。然后通过反应离子蚀刻(RIE)来蚀刻该Si层直至隧穿层露出，而由于该光敏抗蚀剂该环形活性区保持完整无缺。在该Si层被完全蚀刻之后，通过用稀释的氟化氢(HF，1:20＝HF:DI水)持续数秒短时间湿法蚀刻去除充当蚀刻停止层的电流隧穿层。然后，通过感应耦合等离子体反应离子蚀刻(ICP-RIE，PlasmaTherm 770ICP)蚀刻～250nm深的i-n InGaAsP/InP/InGaAs层以露出n-InGaAs层。使用快速热退火(RTA)系统在350℃下持续30秒沉积并退火Ti/Pd/Ti/Au金属堆叠体以实现欧姆接触。

分别地通过4155B Agilent半导体参数分析仪和光谱仪(USB2000，Ocean Optics)测量电特性(I-V)和光学特性(EL)。

这里使用词语“说明性”意味着起示例、实例或说明的作用。这里作为“说明性”描述的任何方面或设计不必解释为比其他的方面或设计是优选的或有利的。此外，出于此公开内容的目的并且除非以其他方式说明，“一”或“一个”意指“一个或多个”。

出于说明和描述的目的呈现本发明的说明性实施方案的前述描述。它不意图穷举或限制本发明至所公开的精确形式，并且鉴于以上教导修改和变化是可能的或者由本发明的实践可获得。选择并描述这些实施方案以便解释本发明的原理并且作为本发明的实际应用来使本领域技术人员在各种实施方案中以及采用适合于所构想的特定用途的各种修改来利用本发明。意图由在此所附的权利要求及其等效物限定本发明的范围。