半导体装置及其制造方法与流程

本发明涉及一种半导体装置及其制造方法。

背景技术：

作为电力用半导体装置之一，有igbt(insulatedgatebipolartransistor：绝缘栅双极型晶体管)。在igbt中，有具有例如400v、600v、1200v、1700v、3300v或其以上的耐压的igbt。igbt有时用于例如变换器、逆变器等电力变换装置。

对于电力用半导体装置，在要求低损耗、高效率、高耐量的同时要求低噪声(emc)。emc依赖于电压的随时间变化(dv/dt)。例如在逆变器工作时，导通的二极管在低电流时的dv/dt最容易变大。因此，需要通过增大栅极电阻(rg)减缓开关速度来将导通时的dv/dt减小到适当的值。可是，如果将导通时的dv/dt减小，则igbt的导通损耗(eon)会变大。因此，eon-dv/dt权衡的改善以及基于rg的导通时的dv/dt控制性的改善变得重要。

另一方面，为了降低igbt的损耗，要求改善igbt的导通电压von与关断损耗eoff之间的权衡关系(von-eoff权衡)。已知作为其改善方法而提高注入增强(injectionenhancement，ie)效果是有效的。例如公开有通过加厚沟槽底部的氧化膜来提高ie效果的结构(例如，参照非专利文献1)。

此外，通过增大栅极与源极之间的电容(栅极-源极间电容)cgs，能够期待抑制振铃(ringing)的效果。可是，如果cgs过于增大，则用于开关的栅极电流会增加。因此，优选能够根据应用来容易地调整cgs。

在具有沟槽栅结构的igbt中在相邻的沟槽间设置不产生沟道的浮置p层的结构被公开(例如，参照非专利文献2、3)。在具有浮置p层的沟槽栅型的igbt中通过将相邻的沟槽间的产生沟道的台面部分进行微细化来提高ie效果的结构被公开(例如，参照非专利文献4)。

图9是示出现有的沟槽栅型igbt的有源部的剖面图。有源部是负责电流驱动的部分。如图9所示，在n^-型半导体基板1的正面侧形成有沟槽型的mos沟道。栅极氧化膜2和栅电极3设置在沟槽4内。在相邻的沟槽4与沟槽4之间的台面部5设置有产生沟道的p型层6。

在p型层6的表面区域设置有n⁺型层7。n^-型半导体基板1的正面侧由层间绝缘膜8覆盖。发射极9设置在层间绝缘膜8之上，介由接触孔与p型层6和n⁺型层7接触，并与p型层6和n⁺型层7电连接。

为了确保耐压，在n^-型半导体基板1的正面侧以夹着沟槽4的方式在台面部5的相反侧设置有不产生沟道的浮置p层10。在n^-型半导体基板1的背面侧设置有n⁺型场截止层11、p型集电极层12和集电极13。

图10是示出现有的提高了ie效果的沟槽栅型igbt的有源部的剖面图。如图10所示，提高了ie效果的沟槽栅型igbt与图9所示的现有的沟槽栅型igbt相比，沟槽4的下半部的氧化膜14变得比上半部的栅极氧化膜2厚。由此，在台面部5的与漂移层浓度相同的区域流通的电流密度提高，因此ie效果提高。

作为将eon-dv/dt权衡和基于rg的导通时的dv/dt控制性一同改善的结构，有虚拟(dummy)栅极型结构。在虚拟栅极型结构中，在成为虚拟栅极的发射极沟槽内填充有例如多晶硅来代替栅电极，在虚拟栅极的附近不设置n⁺发射极区(例如，参照专利文献1)。

在虚拟栅极型结构中，在导通的前半部分那样的高电压时，由于空穴沿发射极沟槽积累，所以产生使空穴电流流向发射极的低电阻通路。由此，能够抑制浮置部的电位上升，因此，能够改善eon-dv/dt权衡和基于rg的导通时的dv/dt控制性。

此外，存在使沟槽栅结构、与栅极绝缘膜和栅电极沿水平方向延伸的平面结构混合而成的结构。由于平面结构侧的源极区与发射极不直接连接，所以在平面结构侧不产生沟道(例如，参照专利文献2)。由此，能够不使用发射极沟槽，而改善eon-rg权衡和基于rg的导通时的dv/dt控制性。

此外，有通过在整个台面区域以相互接触或充分接近的方式设置虚拟沟槽，来消除浮置p层的结构(例如，参照专利文献3)。通过消除浮置p层，能够改善eon-rg权衡和基于rg的导通时的dv/dt控制性。

现有技术文献

专利文献

专利文献1：日本特开2002-353456号公报

专利文献2：日本特表2013-522924号公报

专利文献3：国际公开第2011/111500号公报

非专利文献

非专利文献1：m.sumitomo等,ispsd’12,pp.17-20,2012。

非专利文献2：n.tokura,ieejtransactionsonindustryapplications,vol.130,no.6,pp.728-733,2010。

非专利文献3：y.onozawa等,ispsd’07,pp.13-16,2007。

非专利文献4：m.tanaka和i.omura,ispsd’12,pp.177-180,2012。

技术实现要素：

技术问题

然而，在图9或图10所示的现有的结构中，在导通时空穴电流在浮置p层流通。由此，浮置p层的电位上升，在栅极流通位移电流从而决定与dv/dt相关的时间段的导通速度，因此存在控制性变差的问题。

此外，如果将台面部分进行微细化，则输入电容会变得非常小，因此存在外部电路与现有结构的匹配性变差的问题。另一方面，在虚拟栅极型结构中，在导通状态那样的低电压时，相对于栅极沟槽，空穴也容易积累在发射极沟槽，会使穿过台面部的空穴电流的电阻下降，因此，存在ie效果变小，导致导通电压von的增加的问题。

此外，在将沟槽栅结构与平面结构混合的情况下，由于在导通时不积极地使用空穴电流的低电阻通路，所以存在与虚拟栅极型结构相比ie效果容易受损、导通电压von与eon-rg权衡难以兼顾的问题。此外，在通过接近的虚拟沟槽来消除浮置p层的结构中，需要形成在形成发射极沟槽时通过牺牲氧化而能够消除的程度的细的si柱(pillar)，因此存在需要先进的制造技术的问题。

本发明的目的在于，为了解决上述现有技术的问题，提供能够以简单的制造工艺兼顾igbt的dv/dt-rg权衡及rg的导通控制性的改善与ie效果的提高的半导体装置及其制造方法。

技术方案

为了解决上述课题而实现目的，本发明的半导体装置具有：第一槽、栅电极、第二导电型的第一杂质区、第一导电型的第二杂质区、第一绝缘膜、第二槽、第二绝缘膜、第三绝缘膜、发射极、第二导电型的第三杂质层和集电极。第一槽和第二槽设置在第一导电型的半导体基板的正面侧。栅电极由填充在第一槽内的导电体形成。第一杂质区以与第一槽接触的方式设置在半导体基板的正面侧。第二杂质区设置在第一杂质区的表面附近区域。第一绝缘膜设置在第一槽与栅电极之间，并具有厚度比与第一杂质区接触的上半部厚的下半部。第二绝缘膜设置在第二槽内，并具有厚度比上半部厚的下半部。第三绝缘膜以跨在第一槽之上和第二槽之上的方式设置。发射极设置在第三绝缘膜上，并与第一杂质区和第二杂质区电连接。第三杂质层设置在半导体基板的背面侧。集电极设置在第三杂质层的表面。并且，第一绝缘膜的下半部与第二绝缘膜的下半部连接。

根据本发明，在不产生沟道的浮置部，沟槽下部的厚的绝缘膜与相邻的沟槽下部的厚的绝缘膜连结，因此能够在浮置部以没有p层的状态确保耐压，能够改善dv/dt-rg权衡和rg的导通控制性。由于在台面部内与漂移层接触的沟槽下部的绝缘膜厚，所以空穴电流的电阻上升，能够提高ie效果。

此外，本发明的半导体装置的特征在于，在上述的发明中，栅电极的与第一绝缘膜的下半部接触的部分的宽度比栅电极的与第一绝缘膜的上半部接触的部分的宽度窄。

根据本发明，能够减小栅极-漏极间电容，能够进一步改善dv/dt-rg权衡和rg的导通控制性。

此外，本发明的半导体装置的特征在于，在上述的发明中，在由第一绝缘膜、第二绝缘膜和第三绝缘膜包围的区域包括半导体基板的一部分。

根据本发明，能够增大栅极-源极间电容，能够进一步改善dv/dt-rg权衡和rg的导通控制性。

此外，本发明的半导体装置的特征在于，在上述的发明中，由第一绝缘膜、第二绝缘膜和第三绝缘膜包围的半导体基板的一部分的杂质浓度与第一杂质区的杂质浓度相同。

根据本发明，能够缩短制造工序，因此能够降低成本。

此外，本发明的半导体装置的制造方法，首先，在第一导电型的半导体基板形成第一槽的上半部和第二槽的上半部。接下来，将第一槽的侧面和第二槽的侧面分别用氮化膜进行覆盖，并将该氮化膜作为掩模进行各向异性蚀刻，在第一槽的上半部的底和第二槽的上半部的底，分别形成比第一槽的上半部和第二槽的上半部窄的第一槽的下半部和第二槽的下半部。接下来，将氮化膜作为掩模进行氧化处理，在第一槽的下半部和第二槽的下半部各自的周围生成氧化膜，并将第一槽的下半部的周围的氧化膜与第二槽的下半部的周围的氧化膜连接。接下来，去除氮化膜，并对第一槽的上半部和第一槽的下半部用导电体进行填埋。

根据本发明，无需形成细的si柱即可，因此不需要先进的制造技术。

技术效果

根据本发明的半导体装置及其制造方法，能够以简单的制造工艺兼顾igbt的dv/dt-rg权衡及rg的导通控制性的改善与ie效果的提高。

附图说明

图1是示出实施方式的半导体装置的有源部的剖面图。

图2是示出图1所示的半导体装置的制造过程中的状态的剖面图。

图3是示出图2的后续的剖面图。

图4是示出图3的后续的剖面图。

图5是示出图4的后续的剖面图。

图6是示出图5的后续的剖面图。

图7是示出在实施例与现有例中使栅极电阻rg变化时的导通时的二极管的dv/dt与igbt的导通损耗eon之间的关系的特性图。

图8是示出在实施例与现有例中使栅极电阻rg变化时的导通时的二极管的dv/dt的变化的特性图。

图9是示出现有的沟槽栅型igbt的有源部的剖面图。

图10是示出现有的提高了ie效果的沟槽栅型igbt的有源部的剖面图。

符号说明

3：栅电极

9：发射极

13：集电极

21：第一槽

22：第一杂质区

23：第二杂质区

24：第一绝缘膜

25：第二槽

26：第二绝缘膜

27：第三绝缘膜

28：第三杂质层

31：第一绝缘膜的下半部

具体实施方式

以下参照附图对本发明的半导体装置及其制造方法的优选实施方式进行详细说明。在本说明书和附图中，在前缀有n或p的层和/或区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示比未标记该符号的层或区域杂质浓度高和比未标记该符号的层或区域杂质浓度低。应予说明，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，并省略重复的说明。

(实施方式)

半导体装置的结构

图1是示出实施方式的半导体装置的有源部的剖面图。如图1所示，半导体装置为沟槽栅型的igbt。该沟槽栅型igbt具有：第一槽(沟槽)21、栅电极3、p型的第一杂质区22、n型的第二杂质区23、第一绝缘膜24、第二槽(沟槽)25、第二绝缘膜26、第三绝缘膜27、发射极9、p型的第三杂质层28和集电极13。

第一槽21设置于由第一导电型例如n型的硅形成的半导体基板29的正面侧。第二槽25设置于半导体基板29的正面侧。第一槽21与第二槽25彼此分离地设置。

这里，半导体基板29的导电型，虽然并不特别限定，但例如设为n型。半导体基板29例如为n^-漂移层。

栅电极3由导电体形成，并填充在第一槽21内。该导电体例如可以由多晶硅形成。栅电极3的宽度，与后述的第一绝缘膜24的下半部31接触的部分的宽度比与第一绝缘膜24的上半部接触的部分的宽度窄。由此，能够减小栅极-漏极间电容，能够进一步改善dv/dt-rg权衡和rg的导通控制性。

第一杂质区22在半导体基板29的正面侧以与第一槽21接触的方式设置。在第一杂质区22的表面附近区域可以设置p⁺杂质区30。

第二杂质区23设置于第一杂质区22的表面附近区域。第二杂质区23以与第一槽21接触的方式设置。第二杂质区23以与p⁺杂质区30接触的方式设置。

第一绝缘膜24设置在第一槽21与栅电极3之间。第一绝缘膜24成为栅极绝缘膜。第一绝缘膜24可以由氧化膜形成。第一绝缘膜24的与第一杂质区22的下侧的台面部5接触的下半部31比与第一杂质区22接触的上半部厚。

在第二槽25内填充有例如多晶硅32。该多晶硅32的宽度，与后述的第二绝缘膜26的下半部33接触的部分的宽度可以比与第二绝缘膜26的上半部接触的部分的宽度窄。可以将第二槽25内的多晶硅32的电位设为与栅电极3相同的电位。或者，可以将第二槽25内的一部分多晶硅的电位设为发射极电位。

第二绝缘膜26设置在第二槽25与第二槽25内的多晶硅32之间。第二绝缘膜26可以由氧化膜形成。第二绝缘膜26与第一绝缘膜24同样，下半部33比上半部厚。

第三绝缘膜27以跨在第一槽21之上和第二槽25之上的方式设置。第三绝缘膜27可以由氧化膜形成。

第一绝缘膜24的下半部31与第二绝缘膜26的下半部33连接。在由第一绝缘膜24的上半部和下半部31、第二绝缘膜26的上半部和下半部33、及第三绝缘膜27包围的包围区34中可以包括半导体基板29的一部分。由此，能够增大栅极-源极间电容，能够进一步改善dv/dt-rg权衡和rg的导通控制性。

此外，半导体基板29的、包括在包围区34的部分的杂质浓度可以与第一杂质区22的杂质浓度相同。由此，能够缩短制造工序，因此能够降低成本。可以将该包围区34设为电位浮置的浮置p层。或者，可以将该包围区34的电位设为源极电位。

发射极9设置在第三绝缘膜27上。发射极9介由设置在第三绝缘膜27的接触孔与第二杂质区23和p⁺杂质区30接触。发射极9与第一杂质区22和第二杂质区23电连接。

第三杂质层28设置在半导体基板29的背面侧。在半导体基板29与第三杂质层28之间可以设置n⁺场截止层35。集电极13设置在第三杂质层28的表面。

半导体装置的制造方法

图2是示出图1所示的半导体装置的制造过程中的状态的剖面图。图3是示出图2的后续的剖面图。图4是示出图3的后续的剖面图。图5是示出图4的后续的剖面图。图6是示出图5的后续的剖面图。

首先，如图2所示，在例如n型的半导体基板29的正面将例如硼进行离子注入。然后，进行活化退火，在半导体基板29的正面侧形成p层41。该p层41成为第一杂质区22和具有与第一杂质区22相同的杂质浓度的包围区34。

接下来，如图3所示，在p层41的表面形成氧化膜，并进行光刻和蚀刻将氧化膜的一部分去除。然后，将残留的氧化膜作为掩模进行各向异性干蚀刻而形成第一槽21和第二槽25。例如，在1200v耐压等级的情况下，此阶段的第一槽21和第二槽25各自的宽度可以为例如0.1μm以上且1.5μm以下的程度，此阶段的第一槽21和第二槽25各自的深度可以为例如0.5μm以上且3.0μm以下的程度。此外，第一槽21与第二槽25的间隔以及相邻的第二槽25彼此之间的间隔在狭窄处可以为例如0.1μm以上且2.0μm以下的程度。

接下来，如图4所示，在半导体基板29的正面侧沉积氮化膜42。然后，进行光刻和蚀刻将第一槽21和第二槽25各自的底部的氮化膜去除。

接下来，将残留在第一槽21和第二槽25各自的侧壁部的氮化膜42作为掩模进行硅的蚀刻从而在第一槽21的底部形成更深的槽43，并且在第二槽25的底部形成更深的槽44。例如，在1200v耐压等级的情况下，第一槽21的更深的槽43和第二槽25的更深的槽44各自的宽度可以为例如0.05μm以上且1.0μm以下的程度，第一槽21的更深的槽43和第二槽25的更深的槽44各自的深度从第一槽21的底部和第二槽25的底部起算可以为例如0.5μm以上且3.0μm以下的程度。

接下来，如图5所示，进行未被氮化膜42覆盖的位置的牺牲氧化。然后将在第一槽21的更深的槽43的周围生成的氧化膜45与在第二槽25的更深的槽44的周围生成的氧化膜46连接。此外，在第二槽25彼此相邻设置的情况下，将在第二槽25的更深的槽44的周围生成的氧化膜46彼此连接。在深的槽43的周围生成的氧化膜45成为第一绝缘膜24的下半部31。在深的槽44的周围生成的氧化膜46成为第二绝缘膜26的下半部33。

在将氮化膜42剥离之后，如图6所示，进行热氧化，在第一槽21的侧壁部生成栅极氧化膜47，并且在第二槽25的侧壁部生成氧化膜48。第一槽21的侧壁部的栅极氧化膜47成为第一绝缘膜24的上半部。第二槽25的侧壁部的氧化膜48成为第二绝缘膜26的上半部。

接下来，在半导体基板29的正面侧沉积多晶硅，进行回蚀刻而利用多晶硅49填充第一槽21，并且利用多晶硅32填充第二槽25。第一槽21内的多晶硅49成为栅电极3。

接下来，如图1所示，进行光刻、硼的离子注入以及活化退火而形成p⁺杂质区30。然后，进行光刻、砷的离子注入以及活化退火而形成第二杂质区23。

接下来，通过cvd(chemicalvapordeposition：化学气相沉积)法将成为第三绝缘膜27的氧化膜以例如0.1μm以上且6.0μm以下的厚度沉积在半导体基板29的正面侧。然后，通过光刻和蚀刻在第三绝缘膜27形成接触孔。接下来，在半导体基板29的正面侧沉积铝，通过光刻和蚀刻形成发射极9。

接下来，在半导体基板29的正面涂敷抗蚀剂来保护半导体基板29的正面侧的元件结构。然后，进行基板背面的研磨和蚀刻以使硅厚度成为预定的厚度。例如，在1200v耐压等级的情况下，预定的硅厚度可以为例如100μm以上且140μm以下的程度。

接下来，在半导体基板29的背面将例如磷、硒或质子进行离子注入，并进行活化退火而形成n⁺场截止层35。接下来，在半导体基板29的背面将例如硼进行离子注入而形成成为集电极层的第三杂质层28。接下来，在第三杂质层28的表面形成集电极13。然后，对晶片进行切割而完成igbt芯片。

根据实施方式，在包围区34的下方第一绝缘膜24的下半部31与第二绝缘膜26的下半部33连结，因此能够确保耐压，能够改善dv/dt-rg权衡和rg的导通控制性。此外，由于在台面部5内第一绝缘膜24的下半部31厚，所以空穴电流的电阻上升，能够提高ie效果。此外，在制造工艺中，无需形成细的si柱即可，因此不需要先进的制造技术。因此，能够以简单的制造工艺兼顾igbt的dv/dt-rg权衡及rg的导通控制性的改善与ie效果的提高。

此外，根据实施方式，通过将第二槽25内的多晶硅32的电位设为与栅电极3相同的电位，能够减小集电极-浮置部的电容，因此能够更进一步改善dv/dt-rg权衡和rg的导通控制性。或者，通过将第二槽25内的一部分多晶硅的电位设为发射极电位，能够增大输入电容。

此外，根据实施方式，通过将包围区34的电位设为源极电位，能够增大栅极-源极间电容cgs，因此能够抑制振铃。

(实施例)

将根据上述的半导体装置的制造方法制作的1200v耐压等级的igbt作为实施例。另一方面，为了比较，将图9所示的现有结构的1200v耐压等级的igbt作为现有例。

图7是示出在实施例与现有例中使栅极电阻rg变化时的导通时的二极管的dv/dt与igbt的导通损耗eon之间的关系的特性图。在图7中，纵轴为igbt的导通损耗eon，横轴为导通时的二极管的dv/dt。此外，图8是示出在实施例与现有例中使栅极电阻rg变化时的导通时的二极管的dv/dt的变化的特性图。在图8中，纵轴为导通时的二极管的dv/dt，横轴为栅极电阻rg。

根据图7和图8可知，实施例的igbt相对于现有例的igbt能够兼顾igbt的dv/dt-rg权衡及rg的导通控制性的改善与ie效果的提高。并且，通过ie效果的提高，能够降低igbt的导通电压von。

以上，本发明不限于上述的实施方式，可进行各种变更。例如，实施方式中记载的尺寸和/或浓度等为一例，本发明并不限于那些值。此外，在实施方式中将第一导电型设为n型，将第二导电型设为p型，但即使将第一导电型设为p型，将第二导电型设为n型本发明也同样成立。

工业上的可利用性

如上所述，本发明的半导体装置及其制造方法对电力用半导体装置有用，特别适于igbt。

权利要求书(按照条约第19条的修改)

1.一种半导体装置，其特征在于，具备：

第一导电型的半导体基板；

第一槽，设置在所述半导体基板的正面侧；

栅电极，由填充在所述第一槽内的导电体形成；

第二导电型的第一杂质区，以与所述第一槽接触的方式设置在所述半导体基板的正面侧；

第一导电型的第二杂质区，设置在所述第一杂质区的表面附近区域；

第一绝缘膜，设置在所述第一槽与所述栅电极之间，并具有厚度比与所述第一杂质区接触的上半部厚的下半部；

第二槽，设置在所述半导体基板的正面侧；

第二绝缘膜，设置在所述第二槽内，并具有厚度比上半部厚的下半部；

第三绝缘膜，以跨在所述第一槽之上和所述第二槽之上的方式设置；

发射极，设置在所述第三绝缘膜上，并与所述第一杂质区和所述第二杂质区电连接；

第二导电型的第三杂质层，设置在所述半导体基板的背面侧；以及

集电极，设置在所述第三杂质层的表面，

其中，所述第一绝缘膜的下半部与所述第二绝缘膜的下半部连接，

所述栅电极的与所述第一绝缘膜的下半部接触的部分的宽度比所述栅电极的与所述第一绝缘膜的上半部接触的部分的宽度窄。

2.根据权利要求1所述的半导体装置，其特征在于，

在由所述第一绝缘膜、所述第二绝缘膜和所述第三绝缘膜包围的区域包括所述半导体基板的一部分。

3.根据权利要求2所述的半导体装置，其特征在于，

所述半导体基板的由所述第一绝缘膜、所述第二绝缘膜和所述第三绝缘膜包围的部分的杂质浓度与所述第一杂质区的杂质浓度相同。

4.一种半导体装置的制造方法，其特征在于，包括如下步骤：

在第一导电型的半导体基板形成第一槽的上半部和第二槽的上半部；

将所述第一槽的侧面和所述第二槽的侧面分别用氮化膜进行覆盖；

将所述氮化膜作为掩模进行各向异性蚀刻，在所述第一槽的上半部的底和所述第二槽的上半部的底，分别形成比所述第一槽的上半部和所述第二槽的上半部窄的第一槽的下半部和第二槽的下半部；

将所述氮化膜作为掩模进行氧化处理，在所述第一槽的下半部和所述第二槽的下半部各自的周围生成氧化膜，并将所述第一槽的下半部的周围的氧化膜与所述第二槽的下半部的周围的氧化膜连接；以及

去除所述氮化膜，并对所述第一槽的上半部和所述第一槽的下半部用导电体进行填埋。

说明或声明(按照条约第19条的修改)

权利要求1，基于申请时的权利要求1、2而进行了修改。

此外，权利要求2删除。

此外，权利要求3，基于申请时的权利要求3而进行了修改。

此外，权利要求4、5为修改前的权利要求4、5。