半导体装置的制造方法及半导体装置与流程

本申请案享有以日本专利申请案2015-180505号(申请日：2015年9月14日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置的制造方法及半导体装置。

背景技术：

作为下一代半导体装置用的材料，期待SiC(碳化硅)。SiC与Si(硅)相比，具有带隙为3倍、击穿电场强度约为10倍、导热率约为3倍的优异的物性。如果有效利用该特性，那么能够实现低损耗且能够进行高温动作的半导体装置。

SiC内的杂质的扩散系数与Si相比较小。因此，例如即便在通过离子注入将杂质导入到SiC中后进行热处理，也难以使杂质分布大幅地变化。因此，为了利用离子注入而在SiC内形成较深的pn结，必须以较高的加速能量进行离子注入。

然而，加速能量存在装置构成上的极限。另外，较高的加速能量下的离子注入存在耗费较高成本的问题。

技术实现要素：

本发明的实施方式提供一种能够形成较深的pn结的半导体装置的制造方法及半导体装置。

实施方式的半导体装置的制造方法在＜10-11＞±1度、＜10-1-1＞±1度、＜10-12＞±1度或＜10-1-2＞±1度的方向上将杂质离子注入到SiC层。

附图说明

图1是第1实施方式的半导体装置的示意剖视图。

图2是第1实施方式的半导体装置的示意剖视图。

图3是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意剖视图。

图4是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意剖视图。

图5是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意剖视图。

图6是第1实施方式的作用及效果的说明图。

图7是第1实施方式的作用及效果的说明图。

图8是第1实施方式的作用及效果的说明图。

图9是第1实施方式的作用及效果的说明图。

图10是第1实施方式的作用及效果的说明图。

图11是第1实施方式的作用及效果的说明图。

图12是第2实施方式的半导体装置的示意剖视图。

图13是第2实施方式的半导体装置的示意剖视图。

具体实施方式

以下，一边参照附图，一边对本发明的实施方式进行说明。此外，在以下的说明中，对于相同或类似的部件等标注相同的符号，对于已经说明过一次的部件等适当省略其说明。

另外，在以下的说明中，n⁺、n、n^-及p⁺、p、p^-的表述表示各导电型中的杂质浓度的相对高低。也就是说n⁺表示n型的杂质浓度相对高于n，n^-表示n型的杂质浓度相对低于n。另外，p⁺表示p型的杂质浓度相对高于p，p^-表示p型的杂质浓度相对低于p。此外，也存在将n⁺型、n^-型简记为n型且将p⁺型、p^-型简记为p型的情况。

(第1实施方式)

本实施方式的半导体装置的制造方法在＜10-11＞±1度、＜10-1-1＞±1度、＜10-12＞±1度或＜10-1-2＞±1度的方向上将杂质离子注入到SiC层。另外，本实施方式的半导体装置的制造方法在＜0001＞±1度或＜000-1＞±1度的方向上将铝离子注入到SiC层。

本实施方式的半导体装置具备：元件区域，为具有第1面与第2面的SiC层的一部分；终端区域，为SiC层的一部分，且包围元件区域；第1电极；第2电极，与第1电 极之间夹着SiC层；第1导电型的第1SiC区域，设置在SiC层内；第2导电型的第2SiC区域，设置在终端区域内的第1SiC区域与第1面之间，与第1电极电连接，且包围元件区域；及第2导电型的第3SiC区域，设置在第2SiC区域与第2面之间，并将第1SiC区域的一部分夹在第2面侧的角部与第2SiC区域之间。

图1是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为使用有SiC(碳化硅)的沟槽栅极型的纵型MOSFET(Metal-Oxide-Semiconductor Field Effect，金属氧化物半导体场效应晶体管)100。MOSFET100具备超级结结构(以下也称为“SJ结构”)。

SJ结构是将p型(或者n型)半导体区域埋入到n型(或者p型)半导体区域而使n型区域与p型区域交替排列的结构。通过使n型区域与p型区域耗尽而实现较高的耐受电压。同时，能够通过使电流流过高杂质浓度区域而实现较低的接通电阻。以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。

MOSFET100的SiC层具备元件区域以及包围元件区域的终端区域。元件区域在MOSFET100的接通动作时主要作为供电流流过的区域发挥功能。终端区域具备在MOSFET100的断开动作时缓和施加到元件区域端部的电场强度而提高MOSFET100的元件耐受电压的终端结构。图1是包含MOSFET100的元件区域的剖视图。

MOSFET100具备SiC层10、源极电极(第1电极)12、漏极电极(第2电极)14、栅极绝缘膜16、栅极电极18、层间绝缘膜20、以及沟槽40。SiC层10内具备n⁺型的漏极区域22、n^-型的第1漂移区域24、n^-型的第2漂移区域(第1SiC区域)26、p^-型的低浓度支柱区域(第4SiC区域)28、p⁺型的高浓度支柱区域30、p型的主体区域、n⁺型的源极区域34、p⁺型的接触区域36、p^-型的降低表面电场(resurf)区域(第2SiC区域)42、以及端部区域(第3SiC区域)44。低浓度支柱区域28相当于SJ结构的p型区域，第2漂移区域26相当于n型区域。

SiC层10为单晶的SiC。SiC层10例如为4H-SiC。

SiC层10具备第1面与第2面。以下，也将第1面称为正面，将第2面称为背面。此外，以下，所谓“深度”，意指将第1面作为基准的深度。

第1面例如为相对于(0001)面倾斜0度以上且8度以下的面。另外，第2面例如为相对于(000-1)面倾斜0度以上且8度以下的面。(0001)面称为硅面。(000-1)面称为碳面。

n⁺型的漏极区域22设置在SiC层10的背面。漏极区域22例如包含氮(N)作为n型杂质。漏极区域22的n型杂质的杂质浓度例如为1×10¹⁸cm^-3以上且1×10²¹cm^-3以下。

n^-型的第1漂移区域24设置在漏极区域22上。第1漂移区域24设置在第2漂移区 域26与SiC层10的背面之间。

第1漂移区域24例如包含氮(N)作为n型杂质。第1漂移区域24的n型杂质的杂质浓度低于第2漂移区域26的n型杂质的杂质浓度。第1漂移区域24的n型杂质的杂质浓度例如为4×10¹⁴cm^-3以上且6×10¹⁶cm^-3以下。第1漂移区域24的厚度例如为0.1μm以上且150μm以下。

n^-型的第2漂移区域26设置在第1漂移区域24上。

第2漂移区域26例如包含氮(N)作为n型杂质。第2漂移区域26的n型杂质的杂质浓度例如为5×10¹⁶cm^-3以上且5×10¹⁷cm^-3以下。第2漂移区域26的厚度例如为3μm以上且10μm以下。

p^-型的低浓度支柱区域28设置在第2漂移区域26内。低浓度支柱区域28例如包含铝(Al)作为p型杂质。低浓度支柱区域28的p型杂质的杂质浓度例如为1×10¹⁶cm^-3以上且1×10¹⁸cm^-3以下。

低浓度支柱区域28的深度例如为2μm以上且10μm以下。低浓度支柱区域28的宽度例如为0.5μm以上且2.5μm以下。

p⁺型的高浓度支柱区域30设置在低浓度支柱区域28与SiC层10的正面之间。高浓度支柱区域30与低浓度支柱区域28接触而设置。

高浓度支柱区域30例如包含铝(Al)作为p型杂质。高浓度支柱区域的p型杂质的杂质浓度高于低浓度支柱区域28的p型杂质的杂质浓度。高浓度支柱区域30的p型杂质的杂质浓度例如为1×10¹⁸cm^-3以上且1×10²⁰cm^-3以下。

高浓度支柱区域30的深度比沟槽40的深度深。高浓度支柱区域30的深度例如为1μm以上且3μm以下。高浓度支柱区域30的宽度例如为0.5μm以上且2.5μm以下。

p型的主体区域32设置在第2漂移区域26与SiC层10的正面之间。主体区域32设置在高浓度支柱区域30与栅极电极18之间。主体区域32是作为MOSFET100的信道区域而发挥功能。

主体区域32例如包含铝(Al)作为p型杂质。主体区域32的p型杂质的杂质浓度低于高浓度支柱区域30的p型杂质的杂质浓度。主体区域32的p型杂质的杂质浓度例如为1×10¹⁷cm^-3以上且5×10¹⁸cm^-3以下。主体区域32的深度例如为0.3μm以上且0.8μm以下。

n⁺型的源极区域34设置在主体区域32与SiC层10的正面之间。源极区域34的至少一部分设置在SiC层10的正面。

源极区域34例如包含氮(N)作为n型杂质。源极区域34的n型杂质的杂质浓度例 如为1×10¹⁹cm^-3以上且1×10²¹cm^-3以下。源极区域34的深度比主体区域32的深度浅，例如为0.1μm以上且0.4μm以下。

p⁺型的接触区域36设置在高浓度支柱区域30与SiC层10的正面之间。接触区域36例如与高浓度支柱区域30接触地设置。接触区域36与源极区域34接触地设置。

接触区域36例如包含铝(Al)作为p型杂质。接触区域36的p型杂质的杂质浓度例如为1×10¹⁹cm^-3以上且1×10²¹cm^-3以下。

接触区域36的深度比主体区域32的深度浅，例如为0.1μm以上且0.4μm以下。

栅极电极18设置在形成于SiC层10的沟槽40内。栅极电极18设置在栅极绝缘膜16上。

栅极电极18为导电层。栅极电极18例如为包含p型杂质或n型杂质的多晶质硅。

栅极绝缘膜16设置在沟槽40内。沟槽40的深度比高浓度支柱区域的深度浅。

栅极绝缘膜16例如为硅氧化膜。栅极绝缘膜16例如能够应用High-k绝缘膜(高介电常数绝缘膜)。

层间绝缘膜20设置在栅极电极18上。层间绝缘膜20例如为硅氧化膜。

源极电极12设置在SiC层10的正面。源极电极12电连接于源极区域34、接触区域36、高浓度支柱区域30。源极电极12与源极区域34及接触区域36接触。

源极电极12包含金属。形成源极电极12的金属例如为钛(Ti)与铝(Al)的积层结构。源极电极12也可包含与SiC层10接触的金属硅化物或金属碳化物。

漏极电极14设置在SiC层10的背面。漏极电极14与漏极区域22电连接。

漏极电极14例如为金属或金属半导体化合物。漏极电极14为钛(Ti)、镍(Ni)、银(Ag)、金(Au)等的积层结构。也可包含与SiC层10接触的金属硅化物或金属碳化物。

图2是本实施方式的半导体装置的示意剖视图。图2是包含MOSFET100的终端区域的示意剖视图。图2是表示与图1的剖视图垂直的方向的低浓度支柱区域28的端部的剖视图。

在MOSFET100的终端区域设置着p^-型的降低表面电场区域42与p^-型的端部区域44。p^-型的降低表面电场区域42与p^-型的端部区域44为MOSFET100的终端结构。

p^-型的降低表面电场区域42设置在n^-型的第2漂移区域26与SiC层10的正面之间。降低表面电场区域42与SiC层10的正面接触地设置。降低表面电场区域42与主体区域32接触。在降低表面电场区域42上设置着层间绝缘膜20。

降低表面电场区域42包围MOSFET100的元件区域而设置成环状。降低表面电场区域42与p型的主体区域32接触地设置。降低表面电场区域42具有在MOSFET100 的断开动作时缓和施加到元件区域的终端部的高电场而提高MOSFET100的耐受电压的功能。

降低表面电场区域42例如包含铝(Al)作为p型杂质。降低表面电场区域42的p型杂质的杂质浓度低于主体区域32的p型杂质的杂质浓度。降低表面电场区域42的p型杂质的杂质浓度例如为1×10¹⁶cm^-3以上且5×10¹⁷cm^-3以下。降低表面电场区域42的深度例如为0.3μm以上且0.6μm以下。

p^-型的端部区域44设置在n^-型的第2漂移区域26内。端部区域44与低浓度支柱区域28接触地设置。

端部区域44将第2漂移区域26夹在SiC层10的背面侧的角部46与降低表面电场区域42之间。SiC层10的背面侧的端部(底部)与n^-型的第2漂移区域26的边界呈锐角。换句话说，端部区域44在从SiC层10的正面朝向背面的方向上宽度变宽。另外，换句话说，端部区域44的底面与侧面相交的角部46具有锐角。锐角例如为80度以下。

另外，端部区域44的SiC层10的背面侧的端部(底部)与低浓度支柱区域28的边界成为锐角。

端部区域44例如包含铝(Al)作为p型杂质。端部区域44的p型杂质的杂质浓度低于低浓度支柱区域28的p型杂质的杂质浓度。端部区域44的p型杂质的杂质浓度例如为5×10¹⁵cm^-3以上且5×10¹⁷cm^-3以下。

此外，SiC层10中的各区域的杂质浓度例如能够通过二次离子质谱法(Secondary Ion Mass Spectrometry：SIMS)进行测定。另外，SiC层10中的各区域的宽度、形状、深度例如能够使用扫描式静电电容显微术(Scanning Capacitance Microscopy：SCM)进行测定。另外，SiC层10中的各区域的杂质浓度的大小例如能够利用SCM(Scanning Capacitance Microscopy，扫描电容显微术)进行判定。

接下来，对本实施方式的MOSFET100的制造方法进行说明。主要对端部区域44、低浓度支柱区域28、高浓度支柱区域30、源极区域34的制造方法进行说明。

图3、图4、图5是在本实施方式的半导体装置的制造方法中表示制造中途的半导体装置的示意剖视图。

在n⁺型的漏极区域22上通过外延生长形成n^-型的第1漂移区域24及n^-型的第2漂移区域26。形成SiC层10。

接下来，在第2漂移区域26的正面上形成掩模材50。掩模材50例如是利用CVD(Chemical Vapor Deposition，化学气相沉积)法而形成的硅氧化膜。

接下来，以掩模材50为掩模进行将作为p型杂质的铝(Al)离子注入到第2漂移区域 26的第1离子注入(图3)。

铝的离子注入是通过离子的注入方向相对于SiC层10的正面倾斜的倾斜离子注入进行。通过离子注入铝而在第2漂移区域26内形成p型区域52。p型区域52的SiC层10的背面侧的端部(底部)与n^-型的第2漂移区域26的边界成为与第1离子注入的相对于第1面的倾斜角对应的倾斜角θ1的钝角。

接下来，以掩模材50为掩模进行将作为p型杂质的铝(Al)离子注入到第2漂移区域26的第2离子注入(图4)。此时，通过倾斜方向与第1离子注入成为相反的倾斜离子注入进行。铝的离子可为1价、2价或3价。

p型区域52与铝的注入重叠的区域成为低浓度支柱区域28。另一方面，p型区域52与铝的注入未重叠的区域成为端部区域44。端部区域44的SiC层10的背面侧的端部(底部)与n^-型的第2漂移区域26的边界成为与离子注入的相对于第1面的倾斜角对应的倾斜角θ2的锐角。倾斜角θ2例如为80度以下。

端部区域44的铝的杂质浓度成为低浓度支柱区域28的1/2(二分之一)。换句话说，低浓度支柱区域28的铝的杂质浓度成为端部区域44的2倍。

关于第1及第2离子注入，在＜10-1-1＞±1度或＜10-1-2＞±1度的方向上对SiC层10进行离子注入。此处，＜10-1-1＞方向表示在结晶结构上与[10-1-1]方向等价的方向。另外，＜10-1-2＞方向表示在结晶结构上与[10-1-2]方向等价的方向。

＜10-1-1＞方向是在包含a轴与c轴的面内相对于c轴大约倾斜17度的方向。另外，＜10-1-2＞方向是在包含a轴与c轴的面内相对于c轴大约倾斜8.7度的方向。

在本实施方式中，例如图4的截面为与a轴及c轴垂直的截面。在本实施方式中，低浓度支柱区域28及栅极电极18沿a轴方向延伸。

之后，将掩模材50剥离，并以另一掩模材为掩模离子注入铝(Al)而形成p⁺型的高浓度支柱区域30。

铝的离子注入是通过离子的注入方向相对于SiC层10的正面倾斜的倾斜离子注入进行。铝的离子可为1价、2价或3价。

关于离子注入，在＜000-1＞±1度的方向上对SiC层10进行离子注入。＜000-1＞方向是与c轴平行的方向。

之后，将掩模材剥离，并以另一掩模材为掩模离子注入铝(Al)而形成p型的主体区域32。

之后，将掩模材剥离，并以另一掩模材为掩模离子注入氮(N)而形成n⁺型的源极区域34。

氮的离子注入是通过离子的注入方向相对于SiC层10的正面倾斜的倾斜离子注入进行。

关于离子注入，在＜10-1-1＞±1度或＜10-1-2＞±1度的方向上对SiC层进行离子注入。＜10-1-1＞方向是在包含a轴与c轴的面内相对于c轴大约倾斜17度的方向。另外，＜10-1-2＞方向是在包含a轴与c轴的面内相对于c轴大约倾斜8.7度的方向。

之后，将掩模材剥离，并以另一掩模材为掩模离子注入铝(Al)而形成p⁺型的接触区域36。

之后，将掩模材剥离，并以另一掩模材为掩模离子注入铝(Al)而形成p^-型的降低表面电场区域42。

之后，通过公知的工艺形成沟槽40、栅极绝缘膜16、栅极电极18、层间绝缘膜20、源极电极12、及漏极电极14而制造MOSFET100。

以下，对本实施方式的半导体装置的制造方法及半导体装置的作用及效果进行说明。

图6是本实施方式的作用及效果的说明图。图6是向SiC层中离子注入了铝的情况时的深度方向的杂质分布。SiC层的正面为c面、也就是相对于(0001)面具有4度的偏离角的面。SiC层为4H-SiC。

以500keV的加速能量离子注入铝的离子。对离子的注入方向为＜000-1＞+4度的方向、也就是相对于c轴倾斜4度的方向的情况，与为＜10-1-1＞方向、也就是在包含a轴与c轴的面内相对于c轴大约倾斜17度的方向的情况进行比较。

根据图6明确，在＜10-1-1＞方向的情况下，相对于＜000-1＞+4度的方向，能够以相同的加速能量将铝注入到2倍至3倍左右的深度为止。

图7是本实施方式的作用及效果的说明图。图7是向SiC层中离子注入了铝的情况时的深度方向的杂质分布。SiC层的正面为c面、也就是相对于(0001)面具有4度的偏离角的面。SiC层为4H-SiC。

以350keV的加速能量离子注入铝的离子。对离子的注入方向为＜000-1＞+4度的方向、也就是相对于c轴倾斜4度的方向的情况，与为＜000-1＞方向、也就是与c轴平行的方向的情况进行比较。SiC层为4H-SiC。

根据图7明确，在＜000-1＞的方向的情况下，相对于＜000-1＞+4度的方向，能够以相同的加速能量将铝注入到2倍以上的深度为止。

图8是本实施方式的作用及效果的说明图。图8是向SiC层中离子注入了氮的情况时的深度方向的杂质分布。SiC层的正面为c面、也就是相对于(0001)面具有4度的偏离 角的面。SiC层为4H-SiC。

以680keV的加速能量离子注入氮的离子。对离子的注入方向为＜000-1＞+4度的方向、也就是相对于c轴倾斜4度的方向的情况，与为＜10-1-1＞方向、也就是在包含a轴与c轴的面内相对于c轴大约倾斜17度的方向的情况进行比较。

根据图8明确，在＜10-1-1＞方向的情况下，相对于＜000-1＞+4度的方向，能够以相同的加速能量将氮注入到1.5倍左右的深度为止。

图9、图10、图11是本实施方式的作用及效果的说明图。图9、图10、图11是表示从特定方向观察SiC的结晶结构的情况时的硅(Si)原子与碳(C)原子的配置的图。图9、图10、图11使用作为三维绘图软件的VESTA3(K.Momma and F.Izumi，“VESTA 3 for three-dimmensional visualization of crystal,volumetric and morphology data(用于晶体的三维可视化的VESTA 3，体积和形态学数据),”J.Appl.Crystallogr(应用结晶学杂志).，44，1272-1276(2011).)。

图9是在＜000-1＞+4度的方向、也就是相对于c轴倾斜4度的方向上观察4H-SiC的结晶结构的情况。硅原子与碳原子无间隙地紧密地重叠。

图10是在＜10-1-1＞的方向、也就是在包含a轴与c轴的面内相对于c轴大约倾斜17度的方向上观察4H-SiC的结晶结构的情况。存在硅原子与碳原子的间隙大幅打开的区域。

图11是在＜000-1＞的方向、也就是与c轴平行的方向上观察4H-SiC的结晶结构的情况。存在硅原子与碳原子的间隙大幅打开的区域。

根据以上认为：在沿＜10-1-1＞的方向及＜000-1＞的方向将杂质离子注入到SiC层中的情况下将杂质注入到SiC层中的较深的位置的原因在于，产生使杂质通过硅原子与碳原子的间隙的信道效应。因此，能够在SiC层中形成较深的pn结。

只要离子注入的方向处于＜10-1-1＞±1度的范围内，便可获得信道效应。为了充分地获得信道效应，理想的是处于＜10-1-1＞±0.5度的范围内。

硅原子与碳原子的表观上的排列在＜10-11＞方向的情况下也与＜10-1-1＞方向的情况时相同。因此，在＜10-11＞方向的情况下也可获得与＜10-1-1＞方向的情况相同的效果。

另外，只要离子注入的方向处于＜000-1＞±1度的范围内，便可获得信道效应。为了充分地获得信道效应，理想的是处于＜000-1＞±0.5度的范围内。

硅原子与碳原子的表观上的排列在＜0001＞方向的情况下也与＜000-1＞方向的情况时相同。因此，在＜0001＞方向的情况下也可获得与＜000-1＞方向的情况相同的效果。

另外，于在＜10-12＞的方向及＜10-1-2＞的方向、也就是在包含a轴与c轴的面内相对于c轴大约倾斜8.7度的方向上观察4H-SiC的结晶结构的情况下，也存在硅原子与碳原子的间隙大幅打开的区域。因此，在＜10-12＞±1度或＜10-1-2＞±1度的方向上离子注入杂质的情况下也会产生信道效应。为了充分地获得信道效应，理想的是处于＜10-12＞±0.5度或＜10-1-2＞±0.5度的范围内。

在c轴长度比4H-SiC长的6H-SiC的情况下，如果在＜10-11＞±1度、＜10-1-1＞±1度、＜10-12＞±1度、＜10-1-2＞±1度、＜0001＞±1度或＜000-1＞±1度的方向上进行离子注入，那么也会与4H-SiC同样地产生信道效应，从而可获得与4H-SiC的情况相同的效果。

此外，在6H-SiC的情况下，＜10-11＞方向、及＜10-1-1＞方向是在包含a轴与c轴的面内相对于c轴大约倾斜11.5度的方向。另外，＜10-12＞方向、及＜10-1-2＞方向是在包含a轴与c轴的面内相对于c轴大约倾斜5.8度的方向。

在本实施方式的制造方法中，是在形成p^-型的低浓度支柱区域28及端部区域44时，在＜10-1-1＞±1度或＜10-1-2＞±1度的方向上对SiC层10进行铝的离子注入。因此，能够以较低的加速能量形成较深的pn结。

另外，在本实施方式的制造方法中，是在形成p⁺型的高浓度支柱区域30时，在＜000-1＞±1度的方向上对SiC层10进行铝的离子注入。因此，能够以较低的加速能量形成较深的pn结。

另外，在本实施方式的制造方法中，是在形成n⁺型的源极区域34时，在＜10-1-1＞±1度或＜10-1-2＞±1度的方向上对SiC层10进行氮的离子注入。因此，能够以较低的加速能量形成pn结。

在如本实施方式的沟槽栅极型的MOSFET100中，与平面结构的MOSFET相比，能够实现微细化，并能够提高信道密度。因此，降低MOSFET的接通电阻。当然，沟槽底部的电场集中所导致的栅极绝缘膜的破损会成为问题。

在本实施方式的MOSFET100中，在沟槽40的两侧设置比沟槽40深的p⁺型的高浓度支柱区域30。利用从p⁺型的高浓度支柱区域30向n^-型的第2漂移区域26延伸的耗尽层来缓和电场向沟槽40底部的栅极绝缘膜16集中。因此，沟槽底部的电场集中所导致的栅极绝缘膜的破损得以抑制。

另外，在本实施方式的MOSFET100中，通过采用SJ结构抑制耐受电压的劣化。

因此，根据MOSFET100，能够抑制栅极绝缘膜16的破损，并能够抑制接通电阻的增大及耐受电压的劣化。

而且，在本实施方式中，如图2所示，在终端区域设置底部向第2漂移区域24侧突出的端部区域44。通过设置端部区域44来缓和终端区域中的电场集中。也可通过形成p^-型的低浓度支柱区域28与杂质浓度为一半的端部区域44的结构来缓和终端区域中的电场集中。因此，MOSFET100的耐受电压提高。

另外，例如在通过只进行一次倾斜离子注入来形成端部区域44的情况下，端部区域44成为平行四边形的形状。换句话说，端部区域44的底部的一个角部成为锐角，另一个成为钝角。在此情况下，耐受电压产生失衡而欠优选。在本实施方式中，将端部区域44的底部的两个角部设为锐角。因此，耐受电压不会产生失衡，从而能够实现提高了耐受电压的MOSFET100。

此外，就缓和电场集中的观点而言，更理想为端部区域44的角部46为80度以下的锐角。

以上，根据本实施方式的MOSFET100的制造方法，通过选择适当的离子注入的方向而容易形成包含较深的pn结的pn结。另外，根据本实施方式的MOSFET100，通过将端部区域44设置在终端区域而耐受电压提高。

(第2实施方式)

本实施方式的半导体装置的制造方法在使用倾斜离子注入形成MOSFET的主体区域的方面及MOSFET并非沟槽栅极型而是平面栅极型的方面与第1实施方式不同。以下，对于与第1实施方式重复的内容省略记述。

图12、图13是本实施方式的半导体装置的示意剖视图。图12是与栅极电极的延伸方向垂直的剖视图。图13是与栅极电极的延伸方向平行且包含主体区域的剖视图。本实施方式的半导体装置是使用SiC(碳化硅)的平面栅极型的纵型MOSFET200。以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。

MOSFET200具备SiC层10、源极电极(第1电极)12、漏极电极(第2电极)14、栅极绝缘膜16、栅极电极18、层间绝缘膜20、以及场绝缘膜21。SiC层10内具备n⁺型的漏极区域22、漂移区域(第1SiC区域)27、p型的主体区域32、n⁺型的源极区域34、p^-型的降低表面电场区域(第2SiC区域)42、端部区域(第3SiC区域)44、n型区域54、以及p⁺型的接触区域56。

在MOSFET200的元件区域设置着n型区域54。n型区域54设置在n^-型的漂移区域27与SiC层10的正面之间。n型区域54设置在p型的主体区域32之间。n型区域54具有降低接通电阻的功能。

n型区域54例如含有氮(N)作为n型杂质。

在MOSFET200的终端区域设置着p^-型的降低表面电场区域42与p^-型的端部区域44。p^-型的降低表面电场区域42与p^-型的端部区域44为MOSFET200的终端结构。

p^-型的降低表面电场区域42设置在n^-型的漂移区域27内。p^-型的降低表面电场区域42设置在n^-型的漂移区域27与SiC层10的正面之间。降低表面电场区域42与SiC层10的正面接触地设置。降低表面电场区域42与主体区域32接触。在降低表面电场区域42上设置着场绝缘膜21。

降低表面电场区域42包围MOSFET200的元件区域而设置成环状。降低表面电场区域42与p型的主体区域32接触地设置。降低表面电场区域42具有在MOSFET200的断开动作时缓和施加到元件区域的终端部的高电场而提高MOSFET200的耐受电压的功能。

降低表面电场区域42例如包含铝(Al)作为p型杂质。降低表面电场区域42的p型杂质的杂质浓度例如低于主体区域32的p型杂质的杂质浓度。降低表面电场区域42的p型杂质的杂质浓度例如为1×10¹⁶cm^-3以上且5×10¹⁷cm^-3以下。降低表面电场区域42的深度例如为0.3μm以上且0.6μm以下。

p^-型的端部区域44设置在n^-型的漂移区域27内。

端部区域44将漂移区域27夹在SiC层10的背面侧的角部46与降低表面电场区域42之间。SiC层10的背面侧的端部(底部)与n^-型的漂移区域27的边界呈锐角。换句话说，端部区域44在从SiC层10的正面朝向背面的方向上宽度变宽。另外，换句话说，端部区域44的底面与侧面相交的角部46具有锐角。锐角例如为80度以下。

另外，SiC层10的背面侧的端部(底部)与主体区域32的边界成为锐角。

端部区域44例如包含铝(Al)作为p型杂质。端部区域44的p型杂质的杂质浓度低于主体区域32的p型杂质的杂质浓度。端部区域44的p型杂质的杂质浓度例如为5×10¹⁶cm^-3以上且2.5×10¹⁸cm^-3以下。

主体区域32及端部区域44的形成是通过铝的离子注入而进行。通过离子的注入方向相对于SiC层10的正面倾斜的2次倾斜离子注入进行。通过第1离子注入及倾斜方向与第1离子注入成为相反的倾斜离子注入进行。

第1离子注入与第2离子注入重叠的区域成为主体区域32。另一方面，第1离子注入与第2离子注入未重叠的区域成为端部区域44。

端部区域44的铝的杂质浓度成为主体区域32的1/2。换句话说，主体区域32的铝的杂质浓度成为端部区域44的2倍。

关于第1及第2离子注入，例如是在＜10-1-1＞±1度或＜10-1-2＞±1度的方向上 对SiC层10进行离子注入。

n型区域54的形成是通过氮(N)的离子注入而进行。例如是通过在＜10-1-1＞±1度或＜10-1-2＞±1度的方向上将氮离子注入到SiC层10而形成。

根据本实施方式的MOSFET200的制造方法，与第1实施方式同样，通过选择适当的离子注入的方向而容易形成包含较深的pn结的pn结。另外，根据本实施方式的MOSFET200，与第1实施方式同样，通过将端部区域44设置在终端区域而耐受电压提高。

在第1及第2实施方式中，以SiC层10的正面为相对于(0001)面具有偏离角的面为例进行了说明，但SiC层10的正面也能够应用其他面。

在第1及第2实施方式中，以第1导电型为n型、第2导电型为p型的情况为例进行了说明，但也能够将第1导电型设为p型，将第2导电型设为n型。

在第1及第2实施方式中，例示了铝(Al)作为p型杂质，但也能够使用硼(B)。另外，例示了氮(N)作为n型杂质，但也能够应用磷(P)、砷(As)、锑(Sb)等。另外，进行离子注入的杂质的离子的价数能够适当选择。

在第1及第2实施方式中，以MOSFET为例进行了说明，但本发明也能够应用于PiN(positive-intrinsic-negative，正-本征-负)二极管、SBD(Schottky Barrier Diode，肖特基势垒二极管)、JBS(Junction Barrier Schottky Diode，结型势垒肖特基二极管)、MPS(Merged PiN Schottky Diode，混合PiN肖特基二极管)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极性晶体管)等其他SiC装置。

已对本发明的若干实施方式进行了说明，但这些实施方式是作为例示而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其他各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。