本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术：
在半导体器件制造过程中，常采用浅沟槽隔离结构(ShallowTrenchIsolation，STI)或者硅的局部氧化结构(LocalOxidationofSilicon，LOCOS)作为P阱(Pwell)与N阱(Nwell)之间的阱区隔离结构，以实现器件的隔离。两相邻阱区形成于衬底中，相应阱区内还形成有重掺杂区，所述相邻阱区之间形成有隔离结构，且所述相邻阱区的深度大于所述隔离结构的深度。通过所述阱区隔离结构，可以抑制相邻器件的穿通，减小器件的漏电。
但是，现有技术的阱区隔离结构容易引起半导体器件电学性能下降的问题。
技术实现要素：
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括如下步骤：提供衬底；在所述衬底中形成隔离结构，用于将所述衬底分为第一区域和第二区域；在所述第一区域衬底内形成第一阱区；在所述第二区域衬底内形成第二阱区，所述第二阱区的掺杂类型与所述第一阱区的掺杂离子类型不同；形成位于所述隔离结构上的伪栅结构；以所述伪栅结构为掩膜，在所述第二阱区内形成第二重掺杂区，所述第二重掺杂区与所述第二阱区的掺杂离子类型相同；以所述伪栅结构为掩膜，在所述第一阱区内形成第一重掺杂区，所述第一重掺杂区与所述第一阱区的掺杂离子类型相同。
可选的，所述伪栅结构的线宽尺寸小于所述隔离结构的线宽尺寸。
可选的，形成所述第一重掺杂区的步骤包括：进行N型离子掺杂；形成所述第二重掺杂区的步骤包括：进行P型离子掺杂；或者，形成所述第一重掺杂区的步骤包括：进行P型离子掺杂；形成所述第二重掺杂区的步骤包括：进行N型离子掺杂；进行N型离子掺杂的步骤包括：掺杂的离子为磷离子、砷离子或锑离子，离子能量为2Kev至80Kev，离子剂量为3E13至8E15原子每平方厘米；进行P型离子掺杂的步骤包括：掺杂的离子为硼离子，离子能量为2Kev至120Kev，离子剂量为3E13至5E15原子每平方厘米。
可选的，形成位于所述隔离结构上的伪栅结构的步骤包括：在所述衬底表面形成栅氧化膜；在所述栅氧化膜表面形成栅极膜；在所述栅极膜表面形成图形层；以所述图形层为掩膜，采用等离子干法刻蚀工艺，刻蚀去除所述第一阱区上和第二阱区上的部分栅极膜和部分栅氧化膜，保留所述隔离结构上的栅极膜和栅氧化膜，形成伪栅氧化层和伪栅电极层，所述伪栅氧化层和伪栅电极层用于构成伪栅结构；去除所述图形层。
可选的，所述形成方法还包括：形成所述第一重掺杂区之前，以所述伪栅结构为掩膜，在所述第一阱区内形成第一轻掺杂区，所述第一轻掺杂区与所述第一重掺杂区的掺杂离子类型相同，所述第一轻掺杂区的深度小于所述第一重掺杂区的深度；形成所述第二重掺杂区之前，以所述伪栅结构为掩膜，在所述第二阱区内形成第二轻掺杂区，所述第二轻掺杂区与所述第二重掺杂区的掺杂离子类型相同，所述第二轻掺杂区的深度小于所述第二重掺杂区的深度。
相应的，本发明还提供一种半导体结构，包括：衬底；位于所述衬底中的隔离结构，用于将所述衬底分为第一区域和第二区域；第一阱区，位于所述第一区域衬底内；第二阱区，位于所述第二区域衬底内，所述第二阱区的掺杂类型与所述第一阱区的掺杂类型不同；伪栅结构，位于所述隔离结构上；第一重掺杂区，位于所述伪栅结构一侧的第一阱区内；第二重掺杂区，位于所述伪栅结构另一侧的第二阱区内。
可选的，所述伪栅结构的线宽尺寸小于所述隔离结构的线宽尺寸。
可选的，所述第一重掺杂区的掺杂离子类型为N型掺杂离子，所述第二重掺杂区的掺杂离子为P型掺杂离子；或者，所述第一重掺杂区的掺杂离子类型为P型掺杂离子，所述第二重掺杂区的掺杂离子为N型掺杂离子；所述N型掺杂离子为磷离子、砷离子或锑离子，掺杂离子的浓度为1E17原子每立方厘米至5E20原子每立方厘米；所述P型掺杂离子为硼离子，掺杂离子的浓度为5E16原子每立方厘米至5E20原子每立方厘米。
可选的，所述伪栅结构包括：位于所述隔离结构上的伪栅氧化层以及位于所述伪栅氧化层表面的伪栅电极层。
可选的，所述半导体结构还包括位于所述伪栅结构两侧的第一轻掺杂区和第二轻掺杂区；所述第一轻掺杂区位于所述第一重掺杂区内，所述第一轻掺杂区与所述第一重掺杂区的掺杂离子类型相同，所述第一轻掺杂区的深度小于所述第一重掺杂区的深度；所述第二轻掺杂区位于所述第二重掺杂区内，所述第二轻掺杂区与所述第二重掺杂区的掺杂离子类型相同，所述第二轻掺杂区的深度小于所述第二重掺杂区的深度。
与现有技术相比，本发明的技术方案具有以下优点：
本发明通过在第一区域和第二区域交界处的隔离结构上形成伪栅结构，所述伪栅结构可以作为形成重掺杂区时的离子注入掩膜，避免第一重掺杂区的掺杂离子进入第二阱区或第二重掺杂区内，或者避免第二重掺杂区的掺杂离子进入第一阱区或第一重掺杂区内，从而可以提高相邻器件的击穿电压，优化电性隔离效果，进而提高半导体器件的电学性能。
可选方案中，所述伪栅结构不具备电学功能性，因此对半导体器件的电学性能不会产生影响，具有工艺兼容性。
附图说明
图1和图2是现有技术半导体结构的形成方法一实施例对应的结构示意图；
图3至图10是本发明半导体结构的形成方法一实施例对应的结构示意图。
具体实施方式
由背景技术可知，现有技术的阱区隔离结构容易引起半导体器件电学性能下降的问题。分析其原因在于：
如图1所示，阱区隔离结构一实施例的结构包括：衬底100；位于所述衬底100内的相邻N阱(Nwell)120和P阱(Pwell)130；所述N阱120和P阱130之间形成有隔离结构110(如ShallowTrenchIsolation，STI)，所述隔离结构110为相邻所述N阱120和P阱130之间的阱区隔离结构；所述N阱120内靠近所述隔离结构110一侧形成有N型重掺杂区140，用于形成N型器件；所述P阱130内靠近所述隔离结构110一侧形成有P型重掺杂区150，用于形成P型器件。通过所述阱区隔离结构，可以抑制相邻器件的穿通。
随着器件特征尺寸的减小，半导体器件的电学性能对重掺杂区至相邻阱区或相邻阱区内的重掺杂区的间距也越来越敏感，阱区隔离结构(如STI)的特征尺寸对半导体器件的电学性能的影响越来越大，当阱区隔离结构的特征尺寸缩小以至于可与光刻对准偏差裕度相比拟时，重掺杂区光刻的对准工艺误差可能导致所述重掺杂区的离子错误地注入到相邻阱区。
如图2所示，以形成N型重掺杂区140为例进行说明。当形成N型重掺杂区140的对准工艺发生偏差，如光刻胶层200的形成位置偏移A1时，相应的，所述N型重掺杂区140的形成位置会偏移A2，且A1与A2相等，导致部分所述N型重掺杂区140位于所述P阱130内或P型重掺杂区150内。
此外，形成所述N型重掺杂区140之前，还包括：通过N型轻掺杂工艺142，在所述N阱120内形成N型轻掺杂区(图未示)。相应的，所述N型轻掺杂区光刻的对准工艺也容易发生偏差，从而导致所述N型轻掺杂区的形成位置也容易发生偏移，且由于形成所述N型轻掺杂区的离子注入方向与所述衬底100表面具有夹角，进而容易导致部分所述N型轻掺杂区160位于所述P型重掺杂区150内。
综上，由于形成掺杂区的对准工艺的精度控制难度较大，容易导致重掺杂区和轻掺杂区形成于相邻阱区或重掺杂区内，从而导致相邻重掺杂区的阻值下降，进而降低阱区隔离结构的电性隔离效果，降低相邻器件之间的击穿电压。
为了解决所述技术问题，本发明提供一种闪存结构的制造方法，包括：提供衬底；在所述衬底中形成隔离结构，用于将所述衬底分为第一区域和第二区域；在所述第一区域衬底内形成第一阱区；在所述第二区域衬底内形成第二阱区，所述第二阱区的掺杂类型与所述第一阱区的掺杂离子类型不同；形成位于所述隔离结构上的伪栅结构；以所述伪栅结构为掩膜，在所述第二阱区内形成第二重掺杂区，所述第二重掺杂区与所述第二阱区的掺杂离子类型相同；以所述伪栅结构为掩膜，在所述第一阱区内形成第一重掺杂区，所述第一重掺杂区与所述第一阱区的掺杂离子类型相同。
本发明通过在第一区域和第二区域交界处的隔离结构上形成伪栅结构，所述伪栅结构可以作为形成重掺杂区时的离子注入掩膜，避免第一重掺杂区的掺杂离子进入第二阱区或第二重掺杂区内，或者避免第二重掺杂区的掺杂离子进入第一阱区或第一重掺杂区内，从而可以提高相邻器件的击穿电压，优化电性隔离效果，进而提高半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图10是本发明半导体结构的形成方法一实施例对应的结构示意图。
参考图3，提供衬底300。
所述衬底300为后续形成器件提供工艺平台。
所述衬底300的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底300还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底300为硅衬底。
参考图4，在所述衬底300中形成隔离结构310，用于将所述衬底300分为第一区域Ⅰ和第二区域Ⅱ。
本实施例中，所述第一区域Ⅰ衬底300用于形成N型器件，所述第二区域Ⅱ衬底300用于形成P型器件。
在另一实施例中，所述第一区域衬底还可以用于形成P型器件，所述第二区域衬底还可以用于形成N型器件。在又一实施例中，所述第一区域衬底和第二区域衬底还可以用于形成相同类型的器件。
所述隔离结构310作为阱区隔离结构，用于对后续在所述第一区域Ⅰ衬底300内形成的第一阱区和在所述第二区域Ⅱ衬底300内形成的第二阱区进行隔离。
需要说明的是，本实施例中，所述隔离结构310是浅沟槽隔离层，但不限于浅沟槽隔离层。
具体地，形成所述隔离结构310的步骤包括：通过刻蚀工艺，在所述衬底300内形成沟槽(图未示)；在所述沟槽内填充隔离材料层(图未示)；所述隔离材料层还覆盖所述衬底300表面；去除高于所述衬底300表面的隔离材料层，形成隔离结构310，所述隔离结构310将所述衬底300分为第一区域Ⅰ和第二区域Ⅱ。
所述隔离结构310的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离结构310的材料为氧化硅。
本实施例中，为了提高隔离材料层的填孔(gap-filling)能力，采用流动性化学气相沉积(FCVD，FlowableCVD)或高纵宽比化学气相沉积工艺(HARPCVD)，形成所述隔离材料层；采用化学机械研磨工艺去除高于所述衬底300表面的隔离材料层。
参考图5，在所述第一区域Ⅰ衬底300内形成第一阱区320。
本实施例中，所述第一区域Ⅰ用于形成N型器件，相应的，所述第一阱区320为N型阱区，即所述第一阱区320内具有N型离子，所述N型离子包括磷离子或砷离子。
在另一实施例中，所述第一区域用于形成P型器件，所述第一阱区还可以是P型阱区。
具体地，形成所述第一阱区320的步骤包括：在所述第二区域Ⅱ的衬底300表面形成第一图形层(图未示)；以所述第一图形层为掩膜，对所述第一区域Ⅰ的衬底300进行第一阱注入工艺，形成第一阱区320；去除所述第一图形层。
继续参考图5，在所述第二区域Ⅱ衬底300内形成第二阱区330，所述第二阱区330的掺杂类型与所述第一阱区320的掺杂离子类型不同。
本实施例中，所述第二区域Ⅱ用于形成P型器件，相应的，所述第二阱区330为P型阱区，即所述第二阱区330内具有P型离子，所述P型离子包括硼离子或铟离子。
在另一实施例中，所述第二区域用于形成N型器件，所述第二阱区还可以是N型阱区。
具体地，形成所述第二阱区330的步骤包括：在所述第一区域Ⅰ的衬底300表面形成第二图形层(图未示)；以所述第二图形层为掩膜，对所述第二区域Ⅱ的衬底300进行第二阱注入工艺，形成第二阱区330；去除所述第二图形层。
需要说明的是，本实施例中，形成所述第一阱区320之后形成所述第二阱区330。在另一实施例中，所述第二阱区还可以在形成所述第一阱区之前形成。
参考图6，形成位于所述隔离结构310上的伪栅结构340。
所述伪栅结构340作为后续形成重掺杂区和轻掺杂区的离子注入掩膜。
具体地，形成所述伪栅结构340的步骤包括：在所述衬底300表面形成栅氧化膜；在所述栅氧化膜表面形成栅极膜；在所述栅极膜表面形成第三图形层(图未示)；以所述第三图形层为掩膜，采用等离子干法刻蚀工艺，刻蚀去除所述第一阱区320上和第二阱区330上的部分栅极膜和部分栅氧化膜，保留所述隔离结构310上的栅极膜，形成伪栅氧化层(图未示)和伪栅电极层(图未示)，所述伪栅氧化层和伪栅电极层用于构成伪栅结构340；去除所述第三图形层。
所述伪栅氧化层的材料为氧化硅，所述伪栅电极层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅电极层的材料为多晶硅。
需要说明的是，所述伪栅结构340的线宽尺寸不宜过大，也不宜过小。由于所述伪栅结构340作为后续形成重掺杂区和轻掺杂区的离子注入掩膜，如果所述伪栅结构340的线宽尺寸过小，离子注入掩膜的效果不明显，后续在所述第一阱区320内形成第一轻掺杂区或第一重掺杂区的过程中，容易导致所述第一轻掺杂区或第一重掺杂区的掺杂离子被注入进所述第二阱区330内，或者，后续在所述第二阱区330内形成第二轻掺杂区或第二重掺杂区的过程中，容易导致所述第二轻掺杂区或第二重掺杂区的的掺杂离子注入进所述第一阱区320内，尤其是在离子注入的对准工艺发生偏移严重的情况下，轻掺杂区或重掺杂区还容易形成于相邻重掺杂区内，从而导致相邻器件击穿电压的下降，使电性隔离效果变差；如果所述伪栅结构340的线宽尺寸过大，容易影响浅掺杂区或重掺杂区的分布，导致在希望形成的区域未形成有所述浅掺杂区或重掺杂区，甚至导致所述伪栅结构340与后续形成的第一重掺杂区或第二重掺杂区发生重叠，从而影响器件的电学性能。
本实施例中，所述伪栅结构340的线宽尺寸小于所述隔离结构310的线宽尺寸，所述伪栅结构340的边界与相邻所述隔离结构310的边界的距离为50nm至70nm。在一个具体实施例中，所述伪栅结构340的线宽尺寸为0.13μm。
还需要说明的是，在所述隔离结构310上形成所述伪栅结构340的步骤中，还在器件区衬底(图未示)上形成半导体器件的栅极结构(图未示)。因此，所述伪栅结构340的形成工艺，减小了额外的工艺成本。
需要说明的是，形成所述伪栅结构340后，所述形成方法还包括：在所述伪栅结构340侧壁形成侧墙(未标示)。本实施例中，所述侧墙的材料为氧化硅层-氮化硅层-氧化硅层(ONO，Oxide-Nitride-Oxide)的叠层结构。在另一实施例中，所述侧墙的材料还可以为氧化硅层-氮化硅层(ON，Oxide-Nitride)的叠层结构。
结合参考图7和图8，形成所述侧墙(未标示)后，所述形成方法还包括：以所述伪栅结构340为掩膜，采用第一轻掺杂工艺351(如图7所示)，对所述第二阱区330进行离子掺杂，在所述第二阱区330内形成第二轻掺杂区(图未示)；以所述伪栅结构340为掩膜，采用第二轻掺杂工艺341(如图8所示)，对所述第一阱区320进行离子掺杂，在所述第一阱区320内形成第一轻掺杂区(图未示)。
需要说明的是，在形成所述第一轻掺杂区和第二轻掺杂区的工艺过程中，所述伪栅结构340作为离子注入掩膜，因此，可以避免所述第一轻掺杂区的掺杂离子被错误地注入进所述第二阱区330内，所述第二轻掺杂区的掺杂离子被错误地注入进所述第一阱区340内。
参考图9，以所述伪栅结构340为掩膜，在所述第二阱区330内形成第二重掺杂区350，所述第二重掺杂区350与所述第二阱区330的掺杂离子类型相同。
具体地，形成所述第二重掺杂区350的步骤包括：在所述第一区域Ⅰ衬底300表面形成第四图形层400，所述第四图形层400还覆盖所述伪栅结构340的侧壁；以所述第四图形层400和伪栅结构340为掩膜，采用第一重掺杂工艺352，对所述第二阱区330进行离子掺杂，形成第二重掺杂区350；去除所述第四图形层400。
其中，形成所述第二重掺杂区350的步骤包括：对所述第二阱区330进行N型离子掺杂或P型离子掺杂。本实施例中，对所述第二阱区330进行P型离子掺杂，所述第二重掺杂区350的掺杂离子类型为P型离子。进行所述P型离子掺杂的步骤包括：掺杂的离子为硼离子，离子能量为2Kev至120Kev，离子剂量为3E13至5E15原子每平方厘米。
需要说明的是，所述第二重掺杂区350的掺杂离子类型与所述第二轻掺杂区的掺杂离子类型相同，所述第二重掺杂区350的深度大于所述第二轻掺杂区的深度。
还需要说明的是，在形成所述第二重掺杂区350的工艺过程中，所述伪栅结构340作为离子注入掩膜，因此，可以避免所述第二重掺杂区350的掺杂离子被错误地注入进所述第一阱区340内。
参考图10，以所述伪栅结构340为掩膜，在所述第一阱区320内形成第一重掺杂区360，所述第一重掺杂区360与所述第一阱区320的掺杂离子类型相同。
具体地，形成所述第一重掺杂区360的步骤包括：在所述第二区域Ⅱ衬底300表面形成第五图形层410，所述第五图形层410还覆盖所述伪栅结构340的侧壁；以所述第五图形层410和伪栅结构340为掩膜，采用第二重掺杂工艺342，对所述第一阱区320进行离子掺杂，形成第一重掺杂区360；去除所述第五图形层410。
其中，形成所述第一重掺杂区360的步骤包括：对所述第一阱区320进行N型离子掺杂或P型离子掺杂。本实施例中，所述第二阱区330的掺杂类型与所述第一阱区320的掺杂离子类型不同，所述第二重掺杂区350与所述第二阱区330的掺杂离子类型相同，所述第一重掺杂区360与所述第一阱区320的掺杂离子类型相同，且所述第二重掺杂区350的掺杂离子类型为P型离子，因此，对所述第一阱区320进行N型离子掺杂，所述第一重掺杂区360的掺杂离子类型为N型离子。进行所述N型离子掺杂的步骤包括：掺杂的离子为磷离子、砷离子或锑离子，离子能量为2Kev至80Kev，离子剂量为3E13至8E15原子每平方厘米。
在另一实施例中，形成所述第二重掺杂区的步骤包括：对所述第二阱区进行N型离子掺杂，相应的，形成所述第一重掺杂区的步骤包括：对所述第一阱区进行P型离子掺杂。
需要说明的是，所述第一重掺杂区360的掺杂离子类型与所述第一轻掺杂区的掺杂离子类型相同，所述第一重掺杂区360的深度大于所述第一轻掺杂区的深度。
还需要说明的是，在形成所述第一重掺杂区360的工艺过程中，所述伪栅结构340作为离子注入掩膜，因此，可以避免所述第一重掺杂区360的掺杂离子被错误地注入进所述第二阱区330或第二重掺杂区350内。
通过在所述第一区域Ⅰ和第二区域Ⅱ交界处的隔离结构310上形成伪栅结构340，所述伪栅结构340可以作为形成掺杂区时的离子注入掩膜，避免所述第一轻掺杂区或第一重掺杂区360的掺杂离子进入所述第二阱区330或第二重掺杂区350的区域内，或者，避免所述第二轻掺杂区或第二重掺杂区350的掺杂离子进入所述第一阱区320或第一重掺杂区360的内，从而可以提高相邻器件的击穿电压，优化电性隔离效果，进而提高半导体器件的电学性能。
继续参考图10，相应的，本发明还提供一种半导体结构，包括：
衬底300；
位于所述衬底300中的隔离结构310，用于将所述衬底300分为第一区域Ⅰ和第二区域Ⅱ；
第一阱区320，位于所述第一区域Ⅰ衬底300内；
第二阱区330，位于所述第二区域Ⅱ衬底300内，所述第二阱区330的掺杂类型与所述第一阱区320的掺杂类型不同；
伪栅结构340，位于所述隔离结构310上；
第一重掺杂区360，位于所述伪栅结构340一侧的第一阱区320内；
第二重掺杂区350，位于所述伪栅结构340另一侧的第二阱区330内。
本实施例中，所述第一区域Ⅰ衬底300用于形成N型器件，所述第二区域Ⅱ衬底300用于形成P型器件。相应的，所述第一阱区320为N型阱区，即所述第一阱区320内具有N型离子，所述N型离子包括磷离子或砷离子；所述第二阱区330为P型阱区，即所述第二阱区330内具有P型离子，所述P型离子包括硼离子或铟离子。
在另一实施例中，所述第一区域衬底还可以用于形成P型器件，所述第二区域衬底还可以用于形成N型器件。相应的，所述第一阱区还可以是P型阱区，所述第二阱区还可以是N型阱区。
在又一实施例中，所述第一区域衬底和第二区域衬底还可以用于形成相同类型的器件，所述第一阱区和第二阱区为相同类型的阱区。
所述第一重掺杂区360的掺杂离子类型为N型掺杂离子，所述第二重掺杂区350的掺杂离子为P型掺杂离子；或者，所述第一重掺杂区360的掺杂离子类型为P型掺杂离子，所述第二重掺杂区350的掺杂离子类型为N型掺杂离子。具体地，所述N型掺杂离子为磷离子、砷离子或锑离子，掺杂离子的浓度为1E17原子每立方厘米至5E20原子每立方厘米；所述P型掺杂离子为硼离子，掺杂离子的浓度为5E16原子每立方厘米至5E20原子每立方厘米。
本实施例中，所述第一区域Ⅰ衬底300用于形成N型器件，所述第二区域Ⅱ衬底300用于形成P型器件。相应的，所述第一重掺杂区360的掺杂离子类型为N型离子，所述第二重掺杂区350的掺杂离子类型为P型离子。
需要说明的是，所述半导体结构还包括位于所述伪栅结构340两侧的第一轻掺杂区(图未示)和第二轻掺杂区(图未示)；所述第一轻掺杂区位于所述第一重掺杂区360内，所述第一轻掺杂区与所述第一重掺杂区360的掺杂离子类型相同，所述第一轻掺杂区的深度小于所述第一重掺杂区360的深度；所述第二轻掺杂区位于所述第二重掺杂区350内，所述第二轻掺杂区与所述第二重掺杂区350的掺杂离子类型相同，所述第二轻掺杂区的深度小于所述第二重掺杂区350的深度。
本实施例中，所述伪栅结构340包括：位于所述隔离结构310上的伪栅氧化层(图未示)以及位于所述伪栅氧化层表面的伪栅电极层(图未示)。
所述伪栅氧化层的材料为氧化硅，所述伪栅电极层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅电极层的材料为多晶硅。
所述伪栅结构340作为所述第一轻掺杂区、第一重掺杂区360、第二轻掺杂区和第二重掺杂区350形成过程中的离子注入掩膜。
需要说明的是，所述伪栅结构340的线宽尺寸不宜过大，也不宜过小。由于所述伪栅结构340作为所述第一轻掺杂区、第一重掺杂区360、第二轻掺杂区和第二重掺杂区350形成过程中的离子注入掩膜，如果所述伪栅结构340的线宽尺寸过小，离子注入掩膜的效果不明显，容易导致所述第一轻掺杂区或所述第一重掺杂区360的掺杂离子被注入进所述第二阱区330或第二重掺杂区350内，或者，容易导致所述第二轻掺杂区或所述第二重掺杂区350的掺杂离子被注入进所述第一阱区320或第一重掺杂区360，从而导致相邻器件击穿电压的下降，使电性隔离效果变差；如果所述伪栅结构340的线宽尺寸过大，所述第一轻掺杂区、第一重掺杂区360、第二轻掺杂区和第二重掺杂区350的掺杂离子分布受到影响，甚至导致所述伪栅结构340与所述第一重掺杂区360或第二重掺杂区350发生重叠，从而影响器件的电学性能。
本实施例中，所述伪栅结构340的线宽尺寸小于所述隔离结构310的线宽尺寸，所述伪栅结构340的边界与相邻所述隔离结构310的边界的距离为50nm至70nm。在一个具体实施例中，所述伪栅结构340的线宽尺寸为0.13μm。
通过位于所述第一区域Ⅰ和第二区域Ⅱ交界处隔离结构310上的伪栅结构340，可以避免所述第一轻掺杂区、第一重掺杂区360、第二轻掺杂区和第二重掺杂区350的形成过程中，不会被掺杂进离子类型相反的掺杂离子，从而可以提高相邻器件的击穿电压，优化电性隔离效果，进而提高半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。