半导体装置的制造方法与流程

本申请享有以日本专利申请2015-179329号(申请日：2015年9月11日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置的制造方法。

背景技术：

作为兼顾高耐压及低导通电阻的电力控制用半导体装置，存在如下纵型MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)：具备将p型(或n型)半导体层嵌入至n型(或p型)半导体层，而使n型区域与p型区域交替地排列的超级结构造(以下也称为“SJ(Super Junction)构造”)。在SJ构造中，通过使n型区域所包含的n型杂质量与p型区域所包含的p型杂质量相等，而拟似地制作非掺杂区域，实现高耐压。同时，通过对高杂质浓度区域流通电流，能够实现低导通电阻。为了稳定地实现高耐压，理想的是均匀地形成n型区域及p型区域的杂质浓度。

技术实现要素：

本发明的实施方式在于提供一种能够实现高耐压的半导体装置的制造方法。

实施方式的半导体装置的制造方法是在第1SiC层上通过外延生长形成第1导电型的第2SiC层；在所述第2SiC层中选择性地离子注入第2导电型的第1杂质，而形成第2导电型的第1区域；去除所述第1区域的一部分；在所述第2SiC层上通过外延生长形成第1导电型的第3SiC层；在所述第3SiC层中选择性地离子注入第2导电型的第2杂质，而在所述第1区域上形成第2导电型的第2区域。

附图说明

图1是通过第1实施方式的半导体装置的制造方法所制造的半导体装置的示意剖视图。

图2～图4是第1实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。

图5是第1实施方式的半导体装置的制造方法的说明图。

图6～图13是第1实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。

图14是通过比较方式的半导体装置的制造方法所制造的半导体装置的示意剖视图。

图15～图23是第2实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。

图24～图32是第4实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。

图33是通过第5实施方式的半导体装置的制造方法所制造的半导体装置的示意剖视图。

图34～图44是第5实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。

具体实施方式

以下，一边参照附图一边对本发明的实施方式进行说明。此外，在以下的说明中，对相同或类似的部件等标注相同的符号，对说明过一次的部件等适当省略其说明。

另外，在以下的说明中，n⁺、n、n^-、及p⁺、p、p^-的记法表示各导电型的杂质浓度的相对性的高低。即，表示n⁺与n相比n型杂质浓度相对较高，n^-与n相比n型杂质浓度相对较低。另外，表示p⁺与p相比p型杂质浓度相对较高，p^-与p相比p型杂质浓度相对较低。此外，也存在将n⁺型、n^-型简单地记载为n型，将p⁺型、p^-型简单地记载为p型的情况。

(第1实施方式)

本实施方式的半导体装置的制造方法是通过外延生长在第1SiC层上形成第1导电型的第2SiC层；在第2SiC层中选择性地离子注入第2导电型的第1杂质，而形成第2导电型的第1区域；去除第1区域的一部分；通过外延生长在第2SiC层上形成第1导电型的第3SiC层；在第3SiC层中选择性地离子注入第2导电型的第2杂质，而在第1区域上形成第2导电型的第2区域。

图1是通过本实施方式的半导体装置的制造方法所制造的半导体装置的示意剖视图。本实施方式的半导体装置是具备使用SiC(碳化硅)的超级结构造的纵型MOSFET100。 以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。

MOSFET100具备n⁺型SiC基板10、n^-型缓冲层12、n^-型漂移区域14、p^-型支柱区域16、p型主体区域18、n⁺型源极区域20、p⁺型接触区域22、栅极绝缘膜24、栅极电极26、层间膜28、源极电极30、及漏极电极32。

MOSFET100是在进行断开动作时，使n^-型漂移区域14及p^-型支柱区域16空乏化，拟似地制作非掺杂区域，实现高耐压。另外，通过设置p^-型支柱区域16，能够提高n^-型漂移区域14的杂质浓度。因此，在进行导通动作时，能够实现低导通电阻。

n^-型漂移区域14含有n型杂质。n型杂质例如为氮(N)。n型杂质的杂质浓度例如为1×10¹⁵cm^-3以上且1×10¹⁷cm^-3以下。

p^-型支柱区域16含有p型杂质。p型杂质例如为铝(Al)。p型杂质的杂质浓度例如为1×10¹⁵cm^-3以上且1×10¹⁸cm^-3以下。

图2～图4、图6～图13是本实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。图5是实施方式的半导体装置的制造方法的说明图。

首先，准备n⁺型SiC基板10。SiC基板10例如为4H-SiC单晶基板。SiC基板10的表面例如为相对于(0001)面倾斜0度以上且8度以下的面。

接着，在SiC基板10上，形成n^-型缓冲层(第1SiC层)12(图2)。缓冲层12是通过外延生长法而形成。缓冲层12的膜厚例如为0.1μm以上且1.0μm以下。

接着，在缓冲层12上，形成n^-型的第1n型外延层(第2SiC层)50(图3)。第1n型外延层50是通过外延生长法而形成。第1n型外延层50的膜厚例如为0.1μm以上且1.0μm以下。

接着，在第1n型外延层50上形成掩模材60。掩模材60例如为氧化硅膜。

接着，以掩模材60作为掩模，在第1n型外延层50中选择性地离子注入铝(第1杂质)(图4)。通过铝的离子注入，p^-型的第1p型区域(第1区域)70形成在第1n型外延层50中。第1p型区域70具备高杂质浓度区域70a及低杂质浓度区域70b。

铝的离子注入也可以使第1p型区域70中的铝浓度沿膜厚方向成为均匀的方式，改变加速能量而进行多次。

图5是表示在SiC中离子注入铝时的深度方向的浓度分布的一例的图。在距表面约0.2μm的位置存在峰值浓度的情况下，在距表面0.1μm左右的范围内，例如形成铝浓度成为峰值浓度的一半以下的低杂质浓度区域。

SiC中的杂质的扩散系数例如比Si(硅)中的杂质的扩散系数小。特别是，铝在SiC中的扩散系数极小。因此，即便在离子注入后进行了杂质的活化退火，从刚进行离子注 入后的浓度分布的变化也极小。

接着，剥离掩模材60(图6)。掩模材的剥离例如通过湿式蚀刻而进行。

接着，进行使离子注入的铝活化的活化退火。活化退火例如在非氧化性环境下，以1700℃以上且1900℃以下的温度进行。

接着，通过CMP(Chemical Mechanical Polishing，化学机械抛光)对第1n型外延层50的表面进行研磨，去除作为第1p型区域70的一部分的低杂质浓度区域70b(图7)。

理想的是，在通过CMP去除第1p型区域70的一部分时，去除第1p型区域70中的存在铝的峰值浓度位置的区域。要去除的第1p型区域70的厚度例如为0.05μm以上且0.2μm以下。

理想的是，以化学蚀刻成分较高的工艺条件进行CMP。例如，理想的是使浆料含有双氧水(H₂O₂)。

理想的是，在通过CMP去除第1p型区域70的一部分后，进行各向同性干式蚀刻。通过各向同性干式蚀刻，去除第1n型外延层50的一部分。

在通过各向同性干式蚀刻，去除因CMP而在第1n型外延层50产生的刮痕等损伤后，在第1n型外延层50上外延生长的SiC层的结晶性提高。

各向同性干式蚀刻例如为CDE(Chemical Dry Etching，化学干式蚀刻)。

理想的是，在通过CMP去除第1p型区域70的一部分后，进行使用化学作用较强的条件的各向异性干式蚀刻。通过化学作用较强的各向异性干式蚀刻，去除第1n型外延层50的一部分。

在通过使用化学作用较强的条件的各向异性干式蚀刻，去除因CMP而在第1n型外延层50产生的刮痕等损伤后，在第1n型外延层50上外延生长的SiC层的结晶性提高。

使用化学作用较强的条件的各向异性干式蚀刻例如为使用六氟化硫(SF₆)气体、或四氟化碳(CF₄)气体的RIE(Reactive Ion Etching，反应性离子蚀刻)。

理想的是，在通过CMP去除第1p型区域70的一部分后，在第1n型外延层50上形成热氧化膜，然后剥离热氧化膜。通过热氧化膜的形成及热氧化膜的剥离，去除第1n型外延层50的一部分。

在通过热氧化膜的形成及热氧化膜的剥离，去除因CMP而在第1n型外延层50产生的刮痕等损伤后，在第1n型外延层50上外延生长的SiC层的结晶性提高。

理想的是，在通过CMP去除第1p型区域70的一部分后，进行湿式蚀刻。通过湿式蚀刻，去除第1n型外延层50的一部分。

在通过湿式蚀刻，去除因CMP而在第1n型外延层50产生的刮痕等损伤后，在第 1n型外延层50上外延生长的SiC层的结晶性提高。

湿式蚀刻例如为将硝氟酸(HF+HNO₃)用作药液的蚀刻。

此外，关于通过CMP去除第1p型区域70的一部分后的CMP、各向同性干式蚀刻、使用化学作用较强的条件的各向异性干式蚀刻、以及热氧化膜的形成及热氧化膜的剥离，可进行任一种处理，也可组合2种以上而进行。

接着，在第1n型外延层50上，形成n^-型的第2n型外延层(第3SiC层)52(图8)。第2n型外延层52是通过外延生长法而形成。第2n型外延层52的膜厚例如为0.1μm以上且1.0μm以下。

接着，以掩模材62作为掩模，在第2n型外延层52中选择性地离子注入铝(第2杂质)(图9)。通过铝的离子注入，p^-型的第2p型区域(第2区域)72形成在第2n型外延层52中。第2p型区域72具备高杂质浓度区域72a及低杂质浓度区域72b。第2p型区域72形成在第1p型区域70上。

铝的离子注入也可以使第2p型区域72中的铝浓度沿膜厚方向成为均匀的方式，改变加速能量而进行多次。

接着，剥离掩模材62。接着，通过CMP对第2n型外延层52的表面进行研磨，去除作为第2p型区域72的一部分的低杂质浓度区域72b(图10)。

接着，进行使离子注入的铝活化的活化退火。活化退火例如在非氧化性环境下，以1700℃以上且1900℃以下的温度进行。接着，在第2n型外延层52上，形成n^-型的第3n型外延层54。第3n型外延层54是通过外延生长法而形成。第3n型外延层54的膜厚例如为0.1μm以上且1.0μm以下。

接着，以掩模材64作为掩模，在第3n型外延层54中选择性地离子注入铝(图11)。通过铝的离子注入，p^-型的第3p型区域74形成在第3n型外延层54中。第3p型区域74具备高杂质浓度区域74a及低杂质浓度区域74b。第3p型区域74形成在第2p型区域72上。

铝的离子注入也可以改变加速能量而进行多次，使第3p型区域74中的铝浓度沿膜厚方向变得均匀。

接着，剥离掩模材64。接着，通过CMP对第3n型外延层54的表面进行研磨，去除作为第3p型区域74的一部分的低杂质浓度区域74b(图12)。

接着，进行使离子注入的铝活化的活化退火。活化退火例如在非氧化性环境下，以1700℃以上且1900℃以下的温度进行。

接着，在第3n型外延层54上，形成n^-型的表面层56(图13)。表面层56是通过外 延生长法而形成。表面层56的膜厚例如为0.1μm以上且1.0μm以下。

然后，通过公知的工艺，形成p型主体区域18、n⁺型源极区域20、p⁺型接触区域22、栅极绝缘膜24、栅极电极26、层间膜28、源极电极30、及漏极电极32。通过以上的制造方法，可形成图1所示的MOSFET100。

接着，针对本实施方式的半导体装置的制造方法的作用及效果进行说明。图14是通过比较方式的半导体装置的制造方法所制造的半导体装置的示意剖视图。比较方式的半导体装置是具备使用SiC(碳化硅)的超级结构造的纵型MOSFET900。

比较方式的半导体装置的制造方法相对于本实施方式的半导体装置的制造方法，在不进行低杂质浓度区域70b、72b、74b的去除方面不同。因此，MOSFET900在p^-型支柱区域16存在低杂质浓度区域70b、72b、74b区域。

如果在MOSFET900的p^-型支柱区域16存在低杂质浓度区域70b、72b、74b，那么在进行MOSFET900的断开动作时，在n^-型漂移区域14及p^-型支柱区域16中延伸的空乏层变得不均匀。因此，有如下担忧：MOSFET900的耐压变得不稳定，耐压降低。

在通过本实施方式的制造方法所制造的MOSFET100中，不存在低杂质浓度区域70b、72b、74b区域。换句话说，p^-型支柱区域16的p型杂质浓度变得均匀。因此，在进行MOSFET100的断开动作时，在n^-型漂移区域14及p^-型支柱区域16中延伸的空乏层变得均匀。因此，MOSFET100的耐压稳定，能够实现高耐压。

另外，如果是本实施方式的制造方法，那么在进行第1外延层50、第2外延层52、及第3外延层54各自的外延生长时，能够通过CMP使形成在表面上的台阶集群(step bunching)等凹凸平坦化。因此，在各个层之后形成的外延生长层的结晶性提高。

以上，根据本实施方式，可提供一种能够实现高耐压的半导体装置的制造方法。

(第2实施方式)

本实施方式的半导体装置的制造方法在如下方面与第1实施方式不同，即：第1区域的一部分的去除并非通过CMP进行，而是通过在第1区域上形成热氧化膜并剥离热氧化膜而进行。关于与第1实施方式重复的内容，省略一部分记述。

图15～图23是本实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。

首先，准备n⁺型的SiC基板10。接着，在SiC基板10上，形成n^-型缓冲层(第1SiC层)12(图15)。

接着，在缓冲层12上，形成n^-型第1n型外延层(第2SiC层)50(图16)。

接着，在第1n型外延层50上形成掩模材60。掩模材60例如为氧化硅膜。

接着，以掩模材60作为掩模，在第1n型外延层50中选择性地离子注入铝(第1杂质)(图17)。通过铝的离子注入，p^-型的第1p型区域(第1区域)70形成在第1n型外延层50中。第1p型区域70具备高杂质浓度区域70a及低杂质浓度区域70b。

接着，剥离掩模材60(图18)。接着，进行使离子注入的铝活化的活化退火。

接着，通过热氧化在第1n型外延层50的表面形成热氧化膜80(图19)。通过热氧化，作为第1p型区域70的一部分的低杂质浓度区域70b被氧化。

接着，剥离热氧化膜80。热氧化膜80例如通过以氢氟酸作为药液的湿式蚀刻而去除。通过热氧化膜80的剥离，去除低杂质浓度区域70b(图20)。

理想的是，在通过热氧化膜80的形成及热氧化膜80的剥离，去除第1p型区域70的一部分时，去除第1p型区域70中的存在铝的峰值浓度位置的区域。要去除的第1p型区域70的厚度例如为0.05μm以上且0.2μm以下。

接着，在第1n型外延层50上，形成n^-型的第2n型外延层(第3SiC层)52(图21)。

接着，以掩模材62作为掩模，在第2n型外延层52中选择性地离子注入铝(第2杂质)(图22)。通过铝的离子注入，p^-型的第2p型区域(第2区域)72形成在第2n型外延层52中。第2p型区域72具备高杂质浓度区域72a及低杂质浓度区域72b。

接着，剥离掩模材62。接着，进行使离子注入的铝活化的活化退火。

接着，通过热氧化在第2n型外延层52的表面形成热氧化膜。通过热氧化，作为第2p型区域72的一部分的低杂质浓度区域72b被氧化。

接着，剥离热氧化膜。通过热氧化膜的剥离，去除低杂质浓度区域72b。

接着，在第2n型外延层52上形成n^-型的第3n型外延层54。

接着，以掩模材作为掩模，在第3n型外延层54中选择性地离子注入铝。

接着，通过热氧化在第3n型外延层54的表面形成热氧化膜。接着，剥离热氧化膜。

接着，在第3n型外延层54上，形成n^-型表面层56(图23)。

然后，通过公知的工艺，形成p型主体区域18、n⁺型源极区域20、p⁺型接触区域22、栅极绝缘膜24、栅极电极26、层间膜28、源极电极30、及漏极电极32。通过以上的制造方法，可形成图1所示的MOSFET100。

根据本实施方式，可提供一种能够通过与第1实施方式相同的作用实现高耐压的半导体装置的制造方法。

(第3实施方式)

本实施方式的半导体装置的制造方法在如下方面与第1实施方式不同，即：第1区域的一部分的去除并非通过CMP进行，而是通过干式蚀刻进行。关于与第1实施方式 重复的内容，省略一部分记述。

在本实施方式中，通过干式蚀刻进行低杂质浓度区域70b、低杂质浓度区域72b、低杂质浓度区域74b的去除。干式蚀刻例如为RIE(Reactive Ion Etching)。

根据本实施方式，可提供一种能够通过与第1实施方式相同的作用实现高耐压的半导体装置的制造方法。

(第4实施方式)

本实施方式的半导体装置的制造方法是通过外延生长在第1SiC层上形成第1导电型的第2SiC层；在第2SiC层中选择性地离子注入第2导电型的第1杂质，而形成第2导电型的第1区域；通过外延生长在第2SiC层上形成第1导电型的第3SiC层；在第3SiC层中选择性地离子注入第2导电型的第2杂质，而在第1区域上形成第2导电型的第2区域，并在第1区域中形成第2杂质的峰值浓度位置。

图24～图32是本实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。

首先，准备n⁺型的SiC基板10。SiC基板10例如为4H-SiC单晶基板。SiC基板10的表面例如为相对于(0001)面倾斜0度以上且8度以下的面。

接着，在SiC基板10上，形成n^-型缓冲层(第1SiC层)12(图24)。缓冲层12是通过外延生长法而形成。缓冲层12的膜厚例如为0.1μm以上且1.0μm以下。

接着，在缓冲层12上，形成n^-型的第1n型外延层(第2SiC层)50(图25)。第1n型外延层50是通过外延生长法而形成。第1n型外延层50的膜厚例如为0.1μm以上且1.0μm以下。

接着，在第1n型外延层50上形成掩模材60。掩模材60例如为氧化硅膜。

接着，以掩模材60作为掩模，在第1n型外延层50中选择性地离子注入铝(第1杂质)(图26)。通过铝的离子注入，p^-型的第1p型区域(第1区域)70形成在第1n型外延层50中。第1p型区域70具备高杂质浓度区域70a及低杂质浓度区域70b。

铝的离子注入也可以使第1p型区域70中的铝浓度沿膜厚方向成为均匀的方式，改变加速能量而进行多次。

接着，剥离掩模材60(图27)。掩模材的剥离例如通过湿式蚀刻而进行。

接着，进行使离子注入的铝活化的活化退火。活化退火例如于非氧化性环境下，以1700℃以上且1900℃以下的温度进行。

接着，在第1n型外延层50上，形成n^-型的第2n型外延层(第3SiC层)52(图28)。第2n型外延层52是通过外延生长法而形成。第2n型外延层52的膜厚例如为0.1μm以 上且1.0μm以下。

接着，以掩模材62作为掩模，在第2n型外延层52中选择性地离子注入铝(第2杂质)(图29)。通过铝的离子注入，p^-型的第2p型区域(第2区域)72形成在第2n型外延层52中。第2p型区域72具备高杂质浓度区域72a及低杂质浓度区域72b。

第2p型区域72形成在第1p型区域70上。在第1p型区域70中设置离子注入的铝(第2杂质)的峰值浓度位置。通过在进行铝的离子注入时调整加速能量，而调整铝的峰值浓度位置。例如，设定加速能量以使铝的投影射程(projected range)(Rp)变得比第2n型外延层52的膜厚更深。第1p型区域70的低杂质浓度区域70b中的铝浓度变高，例如低杂质浓度区域70b消失。

铝的离子注入也可以改变加速能量而进行多次，使第2p型区域72中的铝浓度沿膜厚方向变得均匀。在进行多次离子注入的情况下，例如使通过最高加速能量的离子注入而形成的铝的峰值位置来到第1p型区域70中。

接着，剥离掩模材62(图30)。

接着，进行使离子注入的铝活化的活化退火。活化退火例如在非氧化性环境下，以1700℃以上且1900℃以下的温度进行。

接着，在第2n型外延层52上，形成n^-型的第3n型外延层54(图31)。第3n型外延层54是通过外延生长法而形成。第3n型外延层54的膜厚例如为0.1μm以上且1.0μm以下。

接着，以掩模材64作为掩模，在第3n型外延层54中选择性地离子注入铝(图32)。通过铝的离子注入，p^-型的第3p型区域74形成在第3n型外延层54中。第3p型区域74具备高杂质浓度区域74a及低杂质浓度区域74b。

第3p型区域74形成在第2p型区域72上。在第2p型区域72中设置离子注入的铝的峰值浓度位置。通过在进行铝的离子注入时调整加速能量，而调整铝的峰值浓度位置。例如，设定加速能量以使铝的投影射程(Rp)变得比第3n型外延层54的膜厚更深。第2p型区域72的低杂质浓度区域72b的铝浓度变高，例如，低杂质浓度区域72b消失。

铝的离子注入也可以改变加速能量而进行多次，使第3p型区域74中的铝浓度沿膜厚方向变得均匀。在进行多次离子注入的情况下，例如使通过最高加速能量的离子注入而形成的铝的峰值位置来到第2p型区域72中。

接着，剥离掩模材64。接着，在第3n型外延层54上，形成n^-型表面层56。表面层56是通过外延生长法而形成。表面层56的膜厚例如为0.1μm以上且1.0μm以下。

接着，进行使离子注入的铝活化的活化退火。活化退火例如在非氧化性环境下，以 1700℃以上且1900℃以下的温度进行。

然后，通过公知的工艺，形成p型主体区域18、n⁺型源极区域20、p⁺型接触区域22、栅极绝缘膜24、栅极电极26、层间膜28、源极电极30、及漏极电极32。通过以上的制造方法，形成图1所示的MOSFET100。

在本实施方式的制造方法中，于进行在上层的外延层中形成p型区域时的铝的离子注入时，在下层的外延层中的p型区域中也注入铝。因此，下层的外延层中的低杂质浓度区域的铝浓度被补充，而铝浓度变高。

在通过本实施方式的制造方法所制造的MOSFET100中，不存在低杂质浓度区域70b、72b、74b区域。换句话说，p^-型支柱区域16的p型杂质浓度变得均匀。因此，在进行MOSFET100的断开动作时，在n^-型漂移区域14及p^-型支柱区域16中延伸的空乏层变得均匀。因此，MOSFET100的耐压稳定，能够实现高耐压。

以上，根据本实施方式，可提供一种能够实现高耐压的半导体装置的制造方法。

(第5实施方式)

本实施方式的半导体装置的制造方法在如下方面与第2实施方式不同，即：在去除第1区域的一部分时，选择性地去除第1区域的一部分，而在第2SiC层的表面形成沟槽。以下，关于与第2实施方式重复的内容省略记述。

图33是通过本实施方式的半导体装置的制造方法所制造的半导体装置的示意剖视图。本实施方式的半导体装置是具备使用SiC(碳化硅)的超级结构造的纵型MOSFET200。以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。

MOSFET200具备n⁺型SiC基板10、n^-型缓冲层12、n^-型漂移区域14、p^-型支柱区域16、p型主体区域18、n⁺型源极区域20、p⁺型接触区域22、栅极绝缘膜24、栅极电极26、层间膜28、源极电极30、及漏极电极32。MOSFET200是在沟槽内形成着源极电极30的沟槽接触型MOSFET。

图34～图44是本实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。

首先，准备n⁺型SiC基板10。接着，在SiC基板10上，形成n^-型缓冲层(第1SiC层)12(图34)。

接着，在缓冲层12上，形成n^-型的第1n型外延层(第2SiC层)50。接着，在第1n型外延层50上形成掩模材60。掩模材60例如为氧化硅膜。

接着，以掩模材60作为掩模，在第1n型外延层50中选择性地离子注入铝(第1杂质)(图35)。通过铝的离子注入，p^-型的第1p型区域(第1区域)70形成在第1n型外延层 50中。第1p型区域70具备高杂质浓度区域70a及低杂质浓度区域70b。

接着，剥离掩模材60(图36)。接着，进行使离子注入的铝活化的活化退火。

接着，通过热氧化在第1n型外延层50的表面形成热氧化膜82(图37)。通过热氧化，作为第1p型区域70的一部分的低杂质浓度区域70b比第1n型外延层50更厚地被氧化。以含有铝的低杂质浓度区域70b相对于不含有铝的第1n型外延层50而氧化速率变高的氧化条件进行氧化。

接着，剥离热氧化膜82。热氧化膜82例如通过以氢氟酸作为药液的湿式蚀刻而去除。通过热氧化膜82的剥离，去除低杂质浓度区域70b(图38)。此时，在第1p型区域70上形成沟槽90。在第1n型外延层50的表面形成沟槽90。

理想的是，在通过热氧化膜82的形成及热氧化膜82的剥离，去除第1p型区域70的一部分时，去除第1p型区域70中的存在铝的峰值浓度位置的区域。要去除的第1p型区域70的厚度例如为0.05μm以上且0.2μm以下。

接着，在第1n型外延层50上，形成n^-型的第2n型外延层(第3SiC层)52(图39)。沟槽90被转印至第2n型外延层52的表面。

接着，以掩模材62作为掩模，在第2n型外延层52中选择性地离子注入铝(第2杂质)(图40)。通过铝的离子注入，p^-型的第2p型区域(第2区域)72形成在第2n型外延层52中。第2p型区域72具备高杂质浓度区域72a及低杂质浓度区域72b。

接着，剥离掩模材62。接着，进行使离子注入的铝活化的活化退火。

接着，通过热氧化在第2n型外延层52的表面形成热氧化膜84(图41)。通过热氧化，作为第2p型区域72的一部分的低杂质浓度区域72b比第2n型外延层52更厚地被氧化。以含有铝的低杂质浓度区域72b相对于不含有铝的第2n型外延层52而氧化速率变高的氧化条件进行氧化。

接着，剥离热氧化膜84。热氧化膜84例如通过以氢氟酸作为药液的湿式蚀刻而去除。通过热氧化膜84的剥离，去除低杂质浓度区域72b(图42)。此时，第2p型区域72上的沟槽90变得更深。

理想的是，在通过热氧化膜84的形成及热氧化膜84的剥离，去除第2p型区域72的一部分时，去除第2p型区域72中的存在铝的峰值浓度位置的区域。要去除的第2p型区域72的厚度例如为0.05μm以上且0.2μm以下。

接着，在第2n型外延层52上，形成n^-型的第3n型外延层54(图43)。沟槽90被转印至第3n型外延层54的表面。

接着，以掩模材作为掩模，在第3n型外延层54中选择性地离子注入铝。通过铝的 离子注入，p^-型的第3p型区域形成在第3n型外延层54中。第3p型区域具备高杂质浓度区域74a及低杂质浓度区域。

接着，剥离掩模材。接着，进行使离子注入的铝活化的活化退火。

接着，通过热氧化在第3n型外延层54的表面形成热氧化膜。通过热氧化，作为第3p型区域的一部分的低杂质浓度区域比第3n型外延层54更厚地被氧化。

接着，剥离热氧化膜。通过热氧化膜的剥离，去除低杂质浓度区域。此时，第3p型区域上的沟槽90变得更深。

接着，在第3n型外延层54上，形成n^-型表面层56。沟槽90被转印至表面层56的表面。

接着，以掩模材作为掩模，在表面层56中选择性地离子注入铝。通过铝的离子注入，p^-型的第4p型区域76形成在表面层56中。第4p型区域76具备高杂质浓度区域76a及低杂质浓度区域76b。

接着，剥离掩模材(图44)。接着，进行使离子注入的铝活化的活化退火。

然后，通过公知的工艺，形成p型主体区域18、n⁺型源极区域20、p⁺型接触区域22、栅极绝缘膜24、栅极电极26、层间膜28、源极电极30、及漏极电极32。

源极电极30形成于形成在表面层56的表面的沟槽90内。通过以上的制造方法，可形成图33所示的MOSFET200。

根据本实施方式，可提供一种能够通过与第1实施方式相同的作用实现高耐压的半导体装置的制造方法。

进而，变为无需如下工艺：通过干式蚀刻等形成用以形成沟槽接触的沟槽。因此，变为能够容易地制造具备SJ构造的沟槽接触型MOSFET。

此外，在本实施方式中，以通过热氧化将低杂质浓度区域相对于外延生长层而选择性地去除的情况为例进行了说明，但例如也可通过干式蚀刻而将低杂质浓度区域相对于外延生长层而选择性地去除。例如，也可与以铝的离子注入的掩模材作为掩模而进行离子注入后即刻去除低杂质浓度区域同时，在外延生长层的表面形成沟槽。

在第1至第5实施方式中，作为SiC的结晶构造以4H-SiC的情况为例进行了说明，但本发明也可应用于6H-SiC、3C-SiC等使用其它结晶构造的SiC的装置。另外，也可应用具有除(0001)面以外的面的SiC基板。

在第1至第5实施方式中，以第1导电型为n型、第2导电型为p型的情况为例进行了说明，但也可将第1导电型设为p型，将第2导电型设为n型。

在第1至第5实施方式中，作为p型杂质，例示了铝(Al)，但也可使用硼(B)。另外， 作为n型杂质，例示了氮(N)，但也可应用磷(P)、砷(As)、锑(Sb)等。

在第1至第5实施方式中，以平面栅极型MOSFET为例进行了说明，但也可将本发明应用于沟槽栅极型MOSFET。

在第1至第5实施方式中，以用以形成p支柱区域16的外延层数量为3层的情况为例进行了说明，但外延层数量并不限于3层，只要为2层以上的层数，便可应用于任意层数。

对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，可在不脱离发明主旨的范围内，进行各种省略、替换、变更。例如，也可将一实施方式的构成要素替换或变更成另一实施方式的构成要素。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

12 n^-型缓冲层(第1SiC层)

50 n^-型的第1n型外延层(第2SiC层)

52 n^-型的第2n型外延层(第3SiC层)

70 p^-型的第1p型区域(第1区域)

72 p^-型的第2p型区域(第2区域)

80 热氧化膜

90 沟槽

100 MOSFET(半导体装置)

200 MOSFET(半导体装置)