电子封装件及基板结构的制作方法

本发明有关一种半导体封装制程，尤指一种能提高产品良率的电子封装件及其基板结构。

背景技术：

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术繁多，例如芯片尺寸构装(chipscalepackage，简称csp)、芯片直接贴附封装(directchipattached，简称dca)或多芯片模组封装(multi-chipmodule，简称mcm)等覆晶型封装模组、或将芯片立体堆迭化整合为三维积体电路(3dic)芯片堆迭模组。

图1为悉知3dic式半导体封装件1的剖面示意图。如图1所示，将一半导体芯片13通过多个焊锡凸块130设于一硅中介板(throughsiliconinterposer，简称tsi)12上，其中，该硅中介板12具有多个导电硅穿孔(through-siliconvia，简称tsv)120及形成于该导电硅穿孔120上并电性连接该些焊锡凸块130的线路重布层(redistributionlayer，简称rdl)121，以令该硅中介板12通过该些导电硅穿孔120与多个导电元件110结合至一封装基板11上，且以底胶10’包覆该些导电元件110与该些焊锡凸块130，并以封装胶体10包覆该半导体芯片13与该硅中介板12。

然而，悉知半导体封装件1中，于温度循环(temperaturecycle)或应力变化时，如通过回焊炉、或经历落摔等制程或测试时，该半导体芯片13及该硅中介板12会因热膨胀系数(coefficientofthermalexpansion，简称cte)不匹配(mismatch)而与该封装胶体10或底胶10’分离，即产生脱层(delaminating)问题，造成该硅中介板12无法有效电性连接该半导体芯片13或无法通过可靠度测试，致使产品的良率不佳。

因此，如何克服上述悉知技术的种种问题，实已成目前亟欲解决的课题。

技术实现要素：

鉴于上述悉知技术的种种缺失，本发明提供一种电子封装件及基板结构，由此避免发生脱层

本发明的基板结构包括：一基板，其具有多个导电体；以及至少一容置空间，其形成于该基板表面上且未贯穿该基板。

前述的基板结构中，该基板为半导体板材或陶瓷板材。

前述的基板结构中，该基板具有相对的第一表面与第二表面、及邻接该第一与第二表面的侧面，且该容置空间形成于该第一表面、第二表面及侧面的至少其中一者上。

前述的基板结构中，该基板具有至少一角落，以令该容置空间设于该角落位置。

前述的基板结构中，该导电体为线路层、导电柱或导电凸块所组群组的其中一者。

前述的基板结构中，该容置空间的开口宽度大于3μm。

前述的基板结构中，该容置空间的形式为开口宽度大而内部空间宽度小；或者，该容置空间的形式为开口宽度小而内部空间宽度大。

本发明还提供一种电子封装件，包括：至少一第一基板，其具有多个第一导电体；至少一第二基板，其结合该第一基板并具有多个第二导电体；至少一容置空间，其形成于该第一基板或该第二基板表面上且未贯穿该第一基板或该第二基板；以及封装体，其形成于该第一基板上且填充于该容置空间中。

前述的电子封装件中，该第一基板为半导体板材或陶瓷板材。该第二基板为半导体板材或陶瓷板材。

前述的电子封装件中，该第一基板具有相对的第一表面与第二表面、及邻接该第一与第二表面的侧面，且该容置空间形成于该第一表面、第二表面及侧面的至少其中一者上。该第二基板具有相对的第三表面与第四表面、及邻接该第三与第四表面的侧面，且该容置空间形成于该第三表面、第四表面及侧面的至少其中一者上。

前述的电子封装件中，该第一基板具有至少一角落，以令该容置空间设于该角落位置。该第二基板具有至少一角落，以令该容置空间设于该角落位置。

前述的电子封装件中，该第一及第二导电体为线路层、导电柱或导电凸块所组群组的其中一者。

前述的电子封装件中，该第一导电体电性连接该第二导电体。

前述的电子封装件中，该容置空间的开口宽度大于该封装体的填充物的颗粒尺寸。例如，该容置空间的开口宽度大于3μm。

前述的电子封装件中，该容置空间的形式为开口宽度大而内部空间宽度小；或者，该容置空间的形式为开口宽度小而内部空间宽度大。

前述的电子封装件中，该封装体还覆盖该第一基板及/或第二基板。

前述的电子封装件，还包括有结合于该第二基板上的至少一第三基板，该容置空间为选择形成于该第一基板、第二基板及/或该第二基板表面上且未贯穿该第一基板、该第二基板或该第三基板。

由上可知，本发明的电子封装件及基板结构，主要通过于基板上形成容置空间，以于形成该封装体时，其胶材能填充于该容置空间内，而增加该基板与封装体之间的结合力，故能避免脱层的问题。

附图说明

图1为悉知半导体封装件的剖面示意图；

图2为本发明的电子封装件的剖面示意图；

图3a至图3c为本发明的基板结构于制作容置空间的各种阶段的剖面示意图；

图4为本发明的基板结构的容置空间的各种形状的剖面示意图；

图5a至图5h为本发明的基板结构的各种不同实施例的上视示意图；

图6a至图6c为本发明的基板的各种不同实施例的上视示意图；以及

图6c'为对应图6c的a-a剖线的剖视图。

符号说明

1半导体封装件10,201封装胶体

10’,200底胶11封装基板

110导电元件12硅中介板

120导电硅穿孔121线路重布层

13半导体芯片130焊锡凸块

2电子封装件20封装体

21第一基板21a,31a第一表面

21b,31b第二表面210第一导电体

22第二基板23第三基板

22a第三表面22b第四表面

23a第五表面23b第六表面

22c,23c侧面220第二导电体

230第三导电体24,34,34’,34”容置空间

3基板结构31基板

31c侧面310导电体

60倒角c角落

d深度r开口宽度。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书所附附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本技术领域人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。

图2为本发明的电子封装件2的剖面示意图。如图2所示，该电子封装件2包括：第一基板21、设于该第一基板21上的第二基板22、设于该第二基板22上的第三基板23、形成于该第一基板21、第二基板22或第三基板23上的至少一容置空间24、以及形成于该第一基板21上且填充于该容置空间24中的封装体20。

所述的第一基板21具有多个第一导电体210。于本实施例中，该第一基板21为陶瓷板材，以作为封装基板，且该第一导电体210为线路层、导电柱或导电凸块所组群组的其中一者。

此外，该第一基板21具有相对的第一表面21a与第二表面21b、及邻接该第一与第二表面21a,21b的侧面。

所述的第二基板22及第三基板23分别具有多个第二导电体220及第三导电体230。于本实施例中，该第二基板22及第三基板23为半导体板材，以令该第二基板22作为中介板而接置于该第一基板21上，该第三基板23作为电子元件而接置于该第二基板22上，且该第二导电体220及第三导电体230为线路层、导电柱或导电凸块所组群组的其中一者。具体地，该第三基板23(电子元件)为主动元件、被动元件或其二者组合等，其中，该主动元件为例如半导体芯片，且该被动元件为例如电阻、电容及电感。

此外，该第二基板22具有相对的第三表面22a与第四表面22b、及邻接该第三与第四表面22a,22b的侧面22c。同样地，该第三基板23具有相对的第五表面23a与第六表面23b、及邻接该第五与第六表面23a,23b的侧面23c。

又，该第二导电体220及第三导电体230电性连接该第一导电体210。

所述的容置空间24为选择形成于该第一基板21、该第二基板22及/或该第三基板23表面上且未贯穿该第一基板21、第二基板22与第三基板23。

于本实施例中，该容置空间24可形成于该第一表面21a、第二表面21b及其所对应侧面的至少其中一者上，且该容置空间24也可形成于该第三表面22a、第四表面22b、第五表面23a、第六表面23b、及其所对应侧面22c,23c的至少其中一者上。

此外，该第一基板21、第二基板22或第三基板23可具有至少一角落，以供该容置空间24设于该角落位置。

所述的封装体20形成于该第一基板21上以包覆该第二基板22及第三基板23，并填充于该容置空间24中。

于本实施例中，该封装体20包含底胶200与封装胶体201，该底胶200形成于该第一基板21与第二基板22之间及该第二基板22与第三基板23之间，且该封装胶体201形成于该第一基板21的第一表面21a上以包覆该第二基板22及第三基板23。

本发明的电子封装件2通过于至少一基板(如第一基板21、第二基板22或第三基板23)的至少一表面上形成该容置空间24，以供灌注封装体20时，封装体20(底胶、封装胶体)的胶材能填充于该容置空间24内，而增加该基板与封装体20间的结合力，故能避免脱层的问题。

请参阅图3a，其为本发明的基板结构3的剖面示意图。应可理解地，图3a所示的基板结构3可作为图2的具有容置空间24的第一基板21、第二基板22或第三基板23。

该基板结构3包括：一具有多个导电体310的基板31以及形成于该基板31表面上且未贯穿该基板31的至少一容置空间34。

所述的基板31为陶瓷板材或半导体板材，且该导电体310为线路层、导电柱或导电凸块所组群组的其中一者。然而，该基板31的板材也可为有机材料，如玻纤树脂或印刷电路板等，并不限于上述。

于本实施例中，该基板31具有相对的第一表面31a与第二表面31b、及邻接该第一与第二表面31a,31b的侧面31c。

此外，该基板31的外观形状的种类繁多，并无特别限制。具体地，如图5a至图5h及图6a至图6c所示的基板结构上视图，该基板31可为各式几何形状的板体，如矩形、多边形或圆形等，且可为对称板体或不对称板体。例如，图6c及图6c'的基板31为第一表面31a与第二表面31b不对称的板体，即其第二表面31b与侧面31c的角落处形成倒角60。

所述的容置空间34可形成于该第一表面31a、第二表面31b及侧面31c的至少其中一者上。

于本实施例中，该容置空间34的制作方式繁多，可依需求进行。具体地，如图3a所示，可于该基板31的导电体310的制程完全结束后，再形成该容置空间34于该基板31上；或如图3b所示，可于制作该导电体310的过程中(即该导电体310的制程结束之前)，形成该容置空间34于该基板31上；或如图3c所示，可于制作该导电体310之前，形成该容置空间34于该基板31上。

此外，制作该容置空间34的方式可为喷砂(如图5f所示，以增加表面粗糙度)、锉(如图5f所示)、切割、钻、铣、研磨、超声波研磨、化学机械研磨(chemical-mechanicalpolishing，简称cmp)、激光、水刀、等向/非等向性蚀刻、干/湿蚀刻、或上述加工法的搭配组合，其中，若以蚀刻方式制作，该容置空间34不会出现线性垂直交角。

具体地，如图4所示，该容置空间34的尺寸可依该封装体20的胶材种类而变化，即该容置空间34的深宽比可允许胶材的颗粒进出而不会造成胶材流动堵塞。若以目前封装体20的胶材中所含的填充物(filler)颗粒的最大尺寸为3μm为例，容置空间34’的尺寸较佳为其开口宽度r大于3μm(如10μm)及深度d约为3至6μm，但不此为限。因此，容置空间34,34’,34”的开口宽度r需大于该封装体的填充物的颗粒尺寸。

又，该容置空间34的外观形状的种类繁多，并无特别限制。如图4所示，该容置空间34,34’,34”的侧面可为具有多个侧壁的洞穴状，或如图5a至图5h所示，该容置空间34的上视形状可为各式几何形状。具体地，如图4所示，若该容置空间34的形式为开口宽度大而内部空间宽度小时，可增加封装体20于该容置空间34中的流动性；若该容置空间34’的形式为开口宽度小而内部空间宽度大时，可增加封装体20与该容置空间34(即该封装体20与该基板31)的结合力。应可理解地，该容置空间34”的形式可为其开口与其内部空间的宽度一致。

另外，该容置空间34的形成位置可依需求设计，例如针对该基板结构3加工时，该基板31容易产生应力集中的区域进行设置，以达到避免脱层的目的。具体地，如图5a至图5g所示，若该基板31的表面具有角落c，于封装后，该基板31会因应力集中而在各角落c形成较大的角落应力(cornerstress)，使其与该封装体20之间会产生强大的应力，故该容置空间34可设于该角落c位置。

综上所述，本发明的电子封装件及基板结构，通过该容置空间的设计，以增加该基板与封装体间的结合力，故能避免脱层的问题。

上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。