功率器件及其制造方法与流程

本发明涉及一种功率器件，尤其涉及包括电荷补偿结构的功率器件。

背景技术：

功率器件主要用于大功率的电源电路和控制电路中，例如作为开关元件或整流元件。在功率器件中，不同掺杂类型的掺杂区形成PN结，从而实现二极管或晶体管的功能。功率器件在应用中通常需要在高电压下承载大电流。一方面，为了满足高电压应用的需求以及提高器件可靠性和寿命，功率器件需要具有高击穿电压。另一方面，为了降低功率器件自身的功耗和产生的热量，功率器件需要具有低导通电阻。

在美国专利US5216275和US4754310公开了电荷补偿类型的功率器件，其中多个P型掺杂区和多个N型掺杂区交替横向排列或垂直堆叠。在功率器件的导通状态，P型掺杂区和N型掺杂区之一提供低阻抗的导电路径。在功率器件的断开状态，彼此相邻的P型掺杂区和N型掺杂区的电荷可以相互耗尽。因而，电荷补偿类型的功率器件可以显著减小导通电阻，从而降低功耗。

另一种改进的功率器件包括环区和由环区围绕的元胞区。在元胞区中形成功率器件的P型掺杂区和N型掺杂区，在环区中形成附加的P型掺杂区和N型掺杂区。环区对于功率器件的高压特性和可靠性特性至关重要。当器件关断的时候，环区起到缓解器件边缘表面电场作用，尤其在高温和高压情况下，减小电场对于器件表面氧化层的冲击，降低高温下器件漏电流。通常而言，希望环区的耐压要比元胞区的耐压高一些，由此器件发生击穿的时候，大部分电流能从元胞区流出。元胞区的面积相对环区面积要大很多，有利于提高器件的雪崩能力。

期望在功率器件中包含上述两种结构，以同时减小导通电阻和提高耐压特性。然而，在实际应用中，电荷补偿型器件的导通电阻和耐压特性之间是一对矛盾参数。虽然可以通过增加N型掺杂区的杂质浓度，提高电流通道的电流能力，获得较小导通电阻。但是，由于N型掺杂区杂质浓度增加，对补偿匹配度的要求很高，很难重复做到N型掺杂区和P型掺杂区杂质浓度完全相同，两者杂区杂质浓度稍有偏差，耐压就会大幅度的降低，出现耐压不稳定的情况。尤其在环区，更加难做到提高耐压，改善可靠性的目的。

在包括电荷补偿和环区的功率器件中，仍然需要进一步改进环区结构，以兼顾导通电阻和击穿电压的要求。

技术实现要素：

鉴于上述问题，本发明的目的是提供一种功率器件及其制造方法，其中，在功率器件的环区中采用附加的电荷补偿结构以以兼顾导通电阻和击穿电压的要求。

根据本发明的一方面，提供一种功率器件，包括：半导体衬底；位于所述半导体衬底上的第一掺杂区；位于所述第一掺杂区的第一区域中的多个第二掺杂区；以及位于所述第一掺杂区的第二区域中的多个第三掺杂区，其中，所述半导体衬底和所述第一掺杂区分别为第一掺杂类型，所述多个第二掺杂区和所述多个第三掺杂区分别为第二掺杂类型，第二掺杂类型与第一掺杂类型相反，所述多个第二掺杂区彼此隔开第一预定间距，与所述第一掺杂区形成第一电荷补偿结构，所述第一电荷补偿结构和所述半导体衬底位于电流通道上，所述多个第三掺杂区彼此隔开第二预定间距，与所述第一掺杂区形成第二电荷补偿结构，所述第二电荷补偿结构用于分散所述功率器件连续的表面电场。

优选地，所述第一电荷补偿结构位于所述功率器件的元胞区中，所述第二电荷补偿结构位于所述功率器件的环区中，所述环区围绕所述元胞区。

优选地，所述多个第二掺杂区和所述多个第三掺杂区分别在所述第一掺杂区中沿纵向方向朝着所述半导体衬底延伸，并且掺杂浓度非线性减小。

优选地，所述多个第二掺杂区和所述多个第三掺杂区的平均掺杂浓度分别小于所述第一掺杂区的平均掺杂浓度。

优选地，所述多个第二掺杂区的平均掺杂浓度大于所述多个第三掺杂区的平均掺杂浓度，从而利用所述平均掺杂浓度的差异减小所述元胞区的导通电阻和提高所述元胞区的击穿电压。

优选地，所述多个第二掺杂区的平均掺杂浓度比所述多个第三掺杂区的平均掺杂浓度大10％或更多。

优选地，所述多个第二掺杂区分别包括第一子区域和第二子区域，所述第一子区域的平均掺杂浓度小于所述第一掺杂区的掺杂浓度，所述第二子区域的平均掺杂浓度等于所述第一掺杂区的掺杂浓度。

优选地，所述第一子区域的平均掺杂浓度比所述第一掺杂区的平均掺杂浓度小20％或更多。

优选地，所述多个第二掺杂区具有第一横向尺寸，所述多个第三掺杂区具有第二横向尺寸，并且所述第一横向尺寸大于所述第二横向尺寸。

优选地，所述第一横向尺寸与所述第一预定间距的比值等于所述第二横向尺寸与所述第二预定间距的比值。

优选地，所述第一横向尺寸与所述第一预定间距之和等于所述第二横向尺寸与所述第二预定间距之和的整数倍。

优选地，所述多个第二掺杂区在离子注入时采用第一离子注入剂量，所述多个第三掺杂区在离子注入时采用第二离子注入剂量，所述第一离子注入剂量和所述第二离子注入剂量的范围为2E12～2E13cm^-2。

优选地，所述第一离子注入剂量与所述第二离子注入剂量相同。

优选地，所述第一离子注入剂量比所述第二离子注入剂量高20％或更多。

优选地，所述多个第二掺杂区和所述多个第三掺杂区分别形成在深槽中，所述深槽在所述第一掺杂区中沿纵向方向朝着所述半导体衬底延伸，并且横向尺寸减小。

优选地，所述深槽采用蚀刻形成，并且采用不同的蚀刻角度获得横向尺寸减小的形状。

优选地，所述深槽的下部在蚀刻时采用的蚀刻角度为85°～87°，上部在蚀刻时采用的蚀刻角度为88°～89°。

优选地，所述元胞区还包括：多个第四掺杂区，分别位于所述多个第二掺杂区上方；以及多个第五掺杂区，分别位于所述多个第四掺杂区中。

优选地，所述元胞区还包括：多个第六掺杂区，分别位于所述多个第四掺杂区中，并且作为所述多个第四掺杂区的引出端。

优选地，所述元胞区还包括：多个栅叠层，分别包括栅极介质和栅极导体，至少一部分位于所述多个第五掺杂区和所述第一掺杂区之间，其中，所述多个第四掺杂区和所述多个第五掺杂区分别为第二掺杂类型和第一掺杂类型，所述功率器件为MOSFET，所述半导体衬底、所述多个第四掺杂区、所述多个第五掺杂区分别作为所述MOSFET的漏区、阱区和源区，所述多个第四掺杂区位于所述多个第五掺杂区和所述第一掺杂区之间形成沟道。

优选地，所述多个第四掺杂区和所述多个第五掺杂区分别为第二掺杂类型，其中，所述功率器件为二极管，所述多个第四掺杂区、所述半导体衬底分别作为所述二极管的阳极和阴极。

优选地，所述环区还包括：第七掺杂区，所述第七掺杂区为第二掺杂类型，所述第七掺杂区位于所述第一掺杂区中；以及第八掺杂区，所述第八掺杂区为第二掺杂类型，所述第八掺杂区位于所述第一掺杂区中，并且与所述多个第三掺杂区和所述第七掺杂区隔开，其中，所述第七掺杂区横向延伸至所述元胞区中的所述多个第四掺杂区中的至少一个掺杂区，形成主结，并且从所述第一掺杂区的表面从表面纵向延伸至预定深度，与所述多个第三掺杂区中的至少一些掺杂区接触，使得所述多个第三掺杂区中的至少一些掺杂区与所述多个第二掺杂区中的至少一些掺杂区经由所述主结相连接，所述第八掺杂区限定所述功率器件的周边且作为截止环。

优选地，还包括：层间介质层；第一电极，所述第一电极穿过所述层间介质层与所述多个第五掺杂区电连接；第二电极，所述第二电极穿过所述层间介质层与所述第八掺杂区电连接；以及第三电极，所述第三电极与所述半导体衬底电连接。

优选地，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。

优选地，所述功率器件为选自金属氧化物半导体场效应晶体管、绝缘栅双极晶体管和二极管中的一种。

根据本发明的另一方面，提供一种功率器件的制造方法，包括：在半导体衬底上形成第一掺杂区；在所述第一掺杂区的第一区域中形成多个第二掺杂区；以及在所述第一掺杂区的第二区域中形成多个第三掺杂区，其中，所述半导体衬底和所述第一掺杂区分别为第一掺杂类型，所述多个第二掺杂区和所述多个第三掺杂区分别为第二掺杂类型，第二掺杂类型与第一掺杂类型相反，所述多个第二掺杂区彼此隔开第一预定间距，与所述第一掺杂区形成第一电荷补偿结构，所述第一电荷补偿结构和所述半导体衬底位于电流通道上，所述多个第三掺杂区彼此隔开第二预定间距，与所述第一掺杂区形成第二电荷补偿结构，所述第二电荷补偿结构用于分散所述功率器件连续的表面电场。

优选地，所述多个第二掺杂区的平均掺杂浓度大于所述多个第三掺杂区的平均掺杂浓度，从而利用所述平均掺杂浓度的差异减小所述元胞区的导通电阻和提高所述元胞区的击穿电压。

优选地，在所述第一掺杂区的第一区域中形成多个第二掺杂区包括经由第一掩模进行第一离子注入，在所述第一掺杂区的第二区域中形成多个第三掺杂区包括经由第二掩模进行第二离子注入。

优选地，第一掩模的开口具有第一横向尺寸，第二掩模的开口具有第二横向尺寸，并且所述第一横向尺寸大于所述第二横向尺寸。

优选地，在所述第一离子注入时采用第一离子注入剂量，在所述第二离子注入时采用第二离子注入剂量，所述第一离子注入剂量和所述第二离子注入剂量的范围为2E12～2E13cm^-2。

优选地，所述第一离子注入剂量与所述第二离子注入剂量相同。

优选地，所述第一离子注入剂量比所述第二离子注入剂量高20％或更多。

优选地，在所述第一掺杂区的第一区域中形成多个第二掺杂区包括在第一深槽中填充多个第一外延层，在所述第一掺杂区的第二区域中形成多个第三掺杂区包括在第一深槽中填充多个第二外延层。

优选地，所述第一深槽和所述第二深槽在所述第一掺杂区中沿纵向方向朝着所述半导体衬底延伸，并且横向尺寸减小。

优选地，所述深槽采用蚀刻形成，并且采用不同的蚀刻角度获得横向尺寸减小的形状。

优选地，所述深槽的下部在蚀刻时采用的蚀刻角度为85°～87°，上部在蚀刻时采用的蚀刻角度为88°～89°。

根据本发明实施例的功率器件及其制作方法，在功率器件的元胞区和环区分别形成第一电荷补偿结构和第二电荷补偿结构。由于可以采用相同的工艺同时形成第一电荷补偿结构和第二电荷补偿结构，因此，该实施例的功率器件没有增加工艺复杂度和成本。在元胞区中，由于第一电荷补偿结构包括彼此相邻的P型掺杂区和N型掺杂区，二者的电荷可以相互耗尽，因此可以显著减小功率器件的导通电阻和降低功耗。在环区中，由于第二电荷补偿结构的存在，在元胞边缘区域的的耗尽层得以扩展，有利于缓解元胞区的边缘区域形成的反向电场，从而提高功率器件的击穿电压。

在优选的实施例中，通过在第一电荷补偿结构和第二电荷补偿结构中的P型掺杂区的平均掺杂浓度的差异，同时实现减小所述元胞区的导通电阻和提高所述元胞区的击穿电压。

在优选的实施例中，可以在形成第一电荷补偿结构和第二电荷补偿结构时采用不同的离子注入步骤，获得第一电荷补偿结构和第二电荷补偿结构中P型掺杂区的掺杂浓度差异。或者，采用不同尺寸的窗口，在同一个离子注入步骤中，获得第一电荷补偿结构和第二电荷补偿结构中P型掺杂区的掺杂浓度差异。或者，采用不同的蚀刻角度形成深槽，然后填充外延层，获得第一电荷补偿结构和第二电荷补偿结构中P型掺杂区的掺杂浓度差异。

与现有技术相比，本发明在不增加任何工艺复杂度和成本的基础上，通过调整第一电荷补偿结构和第二电荷补偿结构中的P型掺杂区的掺杂浓度，兼顾提高功率器件的导通电阻和击穿电压的要求。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1和2分别示出根据本发明第一实施例的功率器件的截面图和俯视图。

图3示出根据本发明第一实施例的功率器件中的各个掺杂区的掺杂浓度分布。

图4和5分别示出根据本发明第一实施例的功率器件的导通电阻分布图和击穿电压分布图。

图6a至6h示出根据本发明第二实施例的功率器件制造方法不同阶段的截面图。

图7示出根据本发明第三实施例的功率器件的截面图。

图8示出根据本发明第四实施例的功率器件的截面图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

本发明可以各种形式呈现，以下将描述其中一些示例。

<第一实施例>

图1和2分别示出根据本发明第一实施例的功率器件的截面图和俯视图，其中，图1是图2所示俯视图中沿AA’线获取的截面图。在该实施例中，功率器件100为金属氧化物半导体场效应晶体管(MOSFET)。在下文中，以N型MOSFET为例进行说明，然而，本发明不限于此。

在图1中仅示出环区120的一部分结构。如图1所示，功率器件100包括元胞区110以及围绕元胞区110的环区120。环区120是围绕元胞区110的封闭形状。元胞区110和环区120均包括多个第一掺杂区102和多个P型掺杂区。元胞区110中的第一掺杂区102和P型掺杂区提供源区、漏区、沟道和补偿区，从而形成功率器件导通时的电流通道。环区120中的第一掺杂区102和第三掺杂区121用于分散功率器件边缘的表面电场。

进一步地，参见图1，其中示出元胞区110和环区120的纵向结构。为了简明清楚，图中元胞区110只包含了两个元胞的纵向结构示意图，而实际产品当中，元胞的数量不止于两个，环区110只包含了五个第三掺杂区121，而在实际产品当中，可以少于或者多于这个数量。在功率器件100中，元胞区110和环区120包括公共的半导体衬底101以及位于半导体衬底101上的第一掺杂区102。在该实施例中，半导体衬底101的例如为硅衬底，并且掺杂类型为N++型，第一掺杂区102例如是原位掺杂的外延半导体层，并且掺杂类型为N型。半导体衬底101作为MOSFET的漏区。

在元胞区110中，在第一掺杂区102中形成掺杂类型为P型的多个第二掺杂区111。第一掺杂区102与多个第二掺杂区111的掺杂类型相反，多个第二掺杂区111交替分布于第一掺杂区102中，形成第一电荷补偿结构110a。在环区120中，在第一掺杂区102中形成掺杂类型为P型的多个第三掺杂区121。第一掺杂区102与多个第三掺杂区121的掺杂类型相反，多个第三掺杂区121交替分布于第一掺杂区102中，形成第二电荷补偿结构120a。所述多个第二掺杂区111和多个第三掺杂区121分别具有从顶端至底端减小的掺杂浓度分布，并且每个掺杂区都可以由堆叠的多个外延层组成。

进一步地，在元胞区110中，在多个第二掺杂区111上方形成多个第四掺杂区112，以及在第四掺杂区112中形成第五掺杂区113。第四掺杂区112和第五掺杂区113例如是通过离子注入形成的掺杂区，并且掺杂类型分别为P型和N+型。第四掺杂区112作为MOSFET的本体阱区，第五掺杂区113作为MOSFET的源区。第四掺杂区112的底部与相应的一个第二掺杂区111接触。优选地，在第四掺杂区112中还可以形成第六掺杂区114。第六掺杂区114例如是通过离子注入形成的掺杂区，并且掺杂类型分别为P+型。第六掺杂区114延伸至第四掺杂区112中，并且与第五掺杂区113邻接。在该优选的实施例中，第六掺杂区114用作本体阱区的引出端。

在第一掺杂区102和第四掺杂区112的表面上，形成包括栅极介质115和栅极导体116的栅极叠层。栅极导体116至少一部分从第一掺杂区102上方横向延伸至第五掺杂区113上方。第四掺杂区112在第一掺杂区102和第五掺杂区113之间、位于栅极导体116下方的部分形成MOSFET的沟道区。

进一步地，在环区120中，在第一掺杂区102中形成第七掺杂区104。所述第七掺杂区104例如是通过离子注入形成的掺杂区，并且掺杂类型为P型。第七掺杂区104横向延伸至第四掺杂区112，形成主结。第七掺杂区104从表面纵向延伸至预定深度，与一部分第三掺杂区121接触，使得一部分第四掺杂区112与一部分第三掺杂区121经由主结相连。进一步地，在第一掺杂区102中形成第八掺杂区122。第八掺杂区122限定MOSFET的周边，并且作为截止环。所述第八掺杂区122例如是通过离子注入形成的掺杂区，并且掺杂类型为P+型。第八掺杂区122可以与第四掺杂区112一起形成，二者的掺杂类型和延伸深度相同。

进一步地，层间介质层105覆盖上述的器件结构。在层间介质层105中形成穿透孔。第一电极118经由穿透孔接触第五掺杂区113，从而提供至源区的电连接。同时，第一电极118还将第五掺杂区113和第六掺杂区114彼此短接。第二电极128经由穿透孔接触第八掺杂区122，从而提供至截止环的电连接。在半导体衬底101的与第一掺杂区102相对的表面上形成第三电极108，从而提供至漏区的电连接。在该实施例中，第一电极118和第三电极108分别作为MOSFET的源极电极和漏极电极。

为了清楚地说明问题，在图1中定义了水平X方向和垂直Y方向。所谓水平X方向是沿着环区120到元胞区110横向延伸的方向。所谓垂直Y方向是沿着半导体衬底101至第五掺杂区113纵向延伸的方向。

在水平X方向上，W1为第二掺杂区111的宽度，S1为彼此相邻的第二掺杂区111之间的间距；W2为第三掺杂区121的宽度，S2为彼此相邻的第三掺杂区121之间的间距，S3为彼此相邻的第三掺杂区121和第二掺杂区111之间的间距。在实际制作过程中，要求满足X方向注入窗口满足以下规则：W1+S1＝n*(W2+S2)，且W1/(W1+S1)＝W2/(W2+S2)，其中n为整数。

在垂直Y方向上，第二掺杂区111和第三掺杂区121的掺杂浓度是非线性的。第二掺杂区111和第三掺杂区121的顶端靠近功率器件的源区，即第五掺杂区113，底端靠近功率器件的漏区，即半导体衬底101。第二掺杂区111和第三掺杂区121分别具有从顶端至底端减小的掺杂浓度分布。

在功率器件100的工作期间，在栅极导体116上施加栅极电压。当栅极电压低于阈值电压时，功率器件处于断开状态，在漏极会施加高电压。随着漏极电压的升高，电荷补偿结构形成耗尽层，从而承载电压。第一电荷补偿结构在第二掺杂区111和第一掺杂区102相互补偿作用下，能够承受比较高的电压。虽然第二掺杂区111和第三掺杂区121的尺寸比例相同，但由于第二电荷补偿结构的第三掺杂区121的尺寸比第二掺杂区111的尺寸小，在后续制造的高温过程中，第二掺杂区111的杂质扩散和第三掺杂区121的扩散情况有差别，造成在相同漏极电极电压的作用下，第三掺杂区121的杂质更加容易被第一掺杂区102的杂质补偿而耗尽，也即在第二电荷补偿结构补偿匹配度的绝对值更加小。一般而言，对于600V的高压功率器件，采用本实施例环区110的耐压比元胞区110的耐压要高60V左右，完全可以满足功率器件可靠性的要求。

虽然在第二电荷补偿结构的上述改进容易实现高耐压，但是这种处理方法同时也减小第一掺杂区102的尺寸。也就是说，如果在元胞区110采用同样的处理方法，电流通道会变窄，导通电阻会明显增加，这不是希望看到的结果。为了进一步在元胞区110中第一电荷补偿结构保持高耐压的情况下，减小导通电阻，第二掺杂区111分成II区域和I区域，其中I区域是靠近漏极附近的区域，II区域是靠近源极附近的区域。在I区域，第二掺杂区111的掺杂浓度低于第一掺杂区102的掺杂浓度；在II区域，第二掺杂区111的掺杂浓度等于第一掺杂区102的掺杂浓度。

具体而言，将第二掺杂区111划分成不同的子区域，在垂直Y方向上，从靠近漏极附近的区域开始，子区域的补偿匹配度从-20％变化到0％；在靠近源极附近的区域，子区域的补偿匹配度保持0％不变。电荷匹配浓度0％，即第二掺杂区111掺杂浓度和第一掺杂区102掺杂浓度相等，在靠近漏极附近的子区域需要故意做成两种掺杂浓度失配。

在功率器件的工作期间，当功率器件的栅极电压高于阈值电压时，功率器件导通，电流从漏极电极经过第一掺杂区102，流向源极电极。当功率器件的栅极电压低于阈值电压时，功率器件关断，漏极电极将会施加高电压。环区120的作用是缓解元胞区110与功率器件的边缘区域的第一掺杂区102之间形成的反向电场，从而承受漏极电压。

在半导体器件中，理想的平面PN结击穿电压仅由外延的浓度和厚度决定。但是实际器件元胞区的边缘区域会出现结终端的效应，即元胞区110和功率器件的边缘附近的第一掺杂区102之间的PN结的耗尽层轮廓是弯曲的，存在PN结的曲率效应。当反向施加电压的时候，PN结曲率最大的位置出现最强的电场，而提前击穿或者导致PN结的反向泄漏电流增加，降低了耐压和可靠性。

根据本发明实施例的功率器件，采用环区120围绕元胞区110，在环区120中形成第二电荷补偿结构120a。由于第二电荷补偿结构120a中的第三掺杂区121掺杂浓度分布的设计，在施加反向电压的时候，第三掺杂区121和第一掺杂区102的耗尽更加充分，与元胞边缘区域的耗尽层连接，从而有效地延展了元胞区边缘的耗尽层，降低了终端曲率，提高耐压。同时，环区120中的耗尽层内的可动载流子大大减少，形成一个高阻区域，有效的降低了反向漏电流，改善可靠性。

图3示出根据本发明第一实施例的功率器件中的各个掺杂区的掺杂浓度分布。曲线P1是第二掺杂区111从顶端至底端的掺杂浓度分布曲线，曲线P2是第三掺杂区121从顶端至底端的掺杂浓度分布曲线，曲线N是第一掺杂区102从顶端至底端的掺杂浓度分布曲线。与现有技术的功率器件相比，根据本发明实施例的功率器件中，第二掺杂区111和第三掺杂区121的掺杂浓度是非线性的，从顶端至底端减小。第二掺杂区111和第三掺杂区121的平均掺杂浓度低于第一掺杂区102的平均掺杂浓度。进一步地，第三掺杂区121的平均掺杂浓度低于第二掺杂区111的平均掺杂浓度。

图4和5分别示出根据本发明第一实施例的功率器件的导通电阻分布图和击穿电压分布图。

在功率器件的导通状态，图4对比采用现有技术方法和本实施例方法制造的600V功率器件导通电阻分布对比图，其中，采用标记A表示现有技术的功率器件，采用标记B表示根据本发明实施例的功率器件。本实施例制造的功率器件导通电阻低于现有技术，这得益于减小了第二掺杂区111在靠近源极附近的掺杂浓度，降低了结电阻。

在功率器件的关断状态，虽然第一电荷补偿结构的掺杂浓度不能完全匹配，当漏极施加电压时，仍然能够进行电荷补偿，产生耗尽层而获得高耐压。图5对比采用现有技术方法和本实施例方法制造的600V功率器件600V功率器件击穿电压分布图，其中，采用标记A表示现有技术的功率器件，采用标记B表示根据本发明实施例的功率器件。从图中可以看到，本实施例的功率器件击穿电压分布会比现有技术击穿电压分布大一些，主要由于第一电荷补偿结构的电荷补偿匹配度略有差异造成的。即使是耐压相对低的功率器件，由于环区110的第二电荷补偿结构补偿匹配度绝对值小，环区110的耐压仍然高于元胞区110的耐压，确保了功率器件的可靠性。

<第二实施例>

图6a至6h示出根据本发明第二实施例的功率器件制造方法不同阶段的截面图。

在半导体衬底101上外延生长第一外延层1021，如图6a所示。

该实施例中，半导体衬底101的例如为硅衬底，并且掺杂类型为N++型。例如，半导体衬底101的电阻率为0.01～0.03ohms*cm，厚度是600um左右的<100>晶向的单晶硅衬底。第一外延层1021例如是采用减压外延的方法，在温度1050～1150℃下，原位掺杂的外延半导体层，并且掺杂类型为N型。半导体衬底101将作为MOSFET的漏区。

第一外延层1021的厚度和电阻率根据功率器件的不同耐压规格差异很大。第一外延层1021的厚度例如14～24um，电阻率为0.8～3ohms*cm。另外，根据需要，为了提高第一外延层1021的浓度，在第一外延层1021表面进行一次N型杂质的整体注入，通常采用磷作为注入杂质，注入的剂量一般选择在7E11～7E12cm^-2。

随后，在第一外延层1021的表面，涂布光刻胶，经过曝光、显影等光刻步骤，形成光刻胶掩模PR1。该光刻胶掩模PR1包括注入窗口的图案，其中在第二掺杂区和第三掺杂区对应的位置上，暴露第一外延层1021的表面。采用光刻胶掩模PR1进行杂质注入，如图6b所示。

为了形成P型的第二掺杂区和第三掺杂区，可以采用硼作为掺杂剂进行离子注入，注入的能量一般选择60～180Kev，剂量一般选择2E12～2E13cm^-2。在离子注入之后，通过溶剂溶解或灰化去除光刻胶掩模PR1。

如上文所述，注入窗口满足以下规则：W1+S1＝n*(W2+S2)，且W1/(W1+S1)＝W2/(W2+S2)，其中，W1为第二掺杂区的宽度，S1为彼此相邻的第二掺杂区之间的间距；W2为第三掺杂区的宽度，S2为彼此相邻的第三掺杂区之间的间距，S3为彼此相邻的第三掺杂区和第二掺杂区之间的间距，n为整数。

该离子注入在第二掺杂区的注入窗口位置形成掺杂区1111，在第三掺杂区域的注入窗口位置形成掺杂区1211。掺杂区1111和1211从第一外延层1021向下延伸预定的深度。由于注入窗口的尺寸差异，即使采用相同的注入条件，掺杂区1211的掺杂浓度也会比掺杂区1111的掺杂浓度小10％。

然后，重复图6a和6b所示的步骤，在第一外延层1021上形成第二外延层1022，以及在第二外延层1022中形成掺杂区1112和1212。第二外延层1022的厚度通常是5～8um，电阻率为0.8～3ohms*cm。掺杂区1112和1212从第二外延层1022向下延伸预定的深度。在离子注入步骤中，掺杂区1112的注入窗口与先前形成的掺杂区1111对准且杂质注入剂量相同，掺杂区1212的注入窗口与先前形成的掺杂区1211对准且杂质注入剂量相同。如上所述，由于注入窗口的尺寸差异，即使采用相同的注入条件，掺杂区1212的掺杂浓度也会比掺杂区1112的掺杂浓度小10％。

进一步地，重复图6a和6b所示的步骤，在第二外延层1022上形成第三外延层1023，以及在第三外延层1023中形成掺杂区1113和1213，如图6c所示。

在上述的多次外延生长和离子注入步骤中，形成多个外延层的堆叠结构，并且所述外延层中的掺杂区对准。根据功率器件不同耐压的要求，一般上述步骤会重复进行4～10次,在本实施例中举例为4次。每一层生长外延的厚度和电阻率均与第二外延层1022相同。

在垂直Y方向上，掺杂区1111至1113的杂质注入剂量是非线性变化的，靠近漏极附近的杂质注入剂量会比靠近源极附近的杂质注入剂量小20％，掺杂区1211至1213的杂质注入剂量是非线性变化的，靠近漏极附近的杂质注入剂量会比靠近源极附近的杂质注入剂量小20％。在每个层面上，环区中的掺杂区的杂质注入剂量比元胞区中的掺杂区的杂质注入剂量小10％。

随后，在第三外延层1023上外延生长第四外延层1024，如图6d所示。第四外延层1024的厚度和电阻率，根据功率器件的参数特性，可以和之前的外延略有不同。例如，第四外延层1024厚度是4～7um，电阻率为1～4ohms*cm。在外延生长之后进行热退火，经过1000～1150℃高温过程，生长一层3000～6000A厚度的氧化硅层1025。

随后，在氧化硅层1025的表面，涂布光刻胶，经过曝光、显影等光刻步骤，形成光刻胶掩模PR2。该光刻胶掩模PR2包括注入窗口的图案，其中在第七掺杂区对应的位置上，暴露氧化硅层1025的表面。采用光刻胶掩模PR2进行杂质注入，从而形成第七掺杂区104，如图6e所示。

在该步骤中，在离子注入之前，可以刻蚀去除表面二氧化硅。然后注入杂质硼。离子注入的能量是40～100KeV，剂量是3E12～3E13cm^-2。在离子注入之后，通过溶剂溶解或灰化去除光刻胶掩模PR1。

随后，进行长时间的高温驱入过程。该步骤包括在1100～1200℃温度进行时间约60～300分钟的热处理。

在高温驱入的过程中，外延层1021至1023中的掺杂区1111至1113和1211至1213中的杂质会向四周扩散。在垂直Y方向上，掺杂区1111至1113相互连接形成第二掺杂区111，掺杂区1211至1213相互连接形成第二掺杂区121。进一步地，在高温驱入的过程中，第四外延层1024的表面会生长一层厚度达到1.6～0.8um的氧化硅层105，如图6f所示。

随后，在氧化硅层105的表面，涂布光刻胶，经过曝光、显影等光刻步骤，形成光刻胶掩模。该光刻胶掩模包括蚀刻窗口的图案，其中在元胞区的整个区域以及环区与截止环相对应的位置上，蚀刻窗口暴露第一掺杂区102的表面。采用湿法腐蚀，去除元胞区的整个区域以及环区与截止环上的氧化硅层105。在蚀刻之后，通过溶剂溶解或灰化去除光刻胶掩模。

优选地，热生长一层厚度是200～600A的薄氧化层，作为离子注入的阻挡层。进行一次N型杂质的整体注入，提高元胞区110表面的N型掺杂浓度。通常采用磷作为注入杂质，注入的剂量一般选择在7E11～7E12cm^-2。注入后再经过一次高温过程，通常会选择1100～1150℃的温度，把杂质扩散到表面1～3um的深度。

进一步地，经过表面清洗，选择900～1000℃温度条件下，热生长氧化硅，从而形成栅极介质115。栅极介质115的厚度一般为800～1200A。采用LPCVD的方法进行多晶硅的淀积，淀积多晶硅的厚度是3000～5000A。对多晶硅进行杂质掺杂，杂质掺杂可以采用扩散或者注入的方式，掺杂后的多晶硅，一般方块电阻分布在5～30ohm/cm。

进一步地，涂布光刻胶，经过曝光、显影等光刻步骤，形成光刻胶掩模。该光刻胶掩模包括蚀刻窗口的图案，其中在元胞区的除栅极导体之外的位置上，蚀刻窗口暴露多晶硅的表面。采用湿法腐蚀，去除多晶硅的暴露部分，从而形成栅极导体116，如图6g所示。在蚀刻之后，通过溶剂溶解或灰化去除光刻胶掩模。

随后，经由光刻胶掩模进行离子注入，从而在元胞区110中形成第四掺杂区112，以及在环区120中形成第八掺杂区122。第四掺杂区112作为功率器件100的本体阱区。

根据功率器件阈值的需求，选择本体阱区注入的剂量。一般3V阈值，采用2E13～5E13cm^-2的剂量。经过1100℃～1150℃高温驱入，第四掺杂区112达到2～4um的结深，与第二掺杂区111相接触。

随后，经由光刻胶掩模进行离子注入，从而在第四掺杂区112中形成第六掺杂区114。第六掺杂区114用作本体阱区的引出端。该离子注入的剂量例如为1E15～5E15cm^-2剂量，采用硼杂质作为掺杂剂。

在形成第六掺杂区114之后，经过900～1000℃温度，30～90分钟的热过程，形成0.5～1.5um结深。第六掺杂区114与第四掺杂区112相连，形成本体阱区的接触。

进一步地，经由光刻胶掩模进行离子注入，从而在第四掺杂区112中形成第五掺杂区113。第五掺杂区113用作功率器件的源区。该离子注入的剂量例如为1E15～5E15cm^-2剂量，采用砷杂质作为掺杂剂。第六掺杂区114延伸至第四掺杂区112中，并且与第五掺杂区113邻接。

进一步地，在器件结构的表面形成层间介质层105。该层间介质层105例如是淀积形成的绝缘层或者含有硼酸的硅玻璃。采用光刻胶掩模对层间介质层105进行蚀刻，形成穿透孔。进一步地，沉积金属层填充穿透孔，金属层的厚度例如为3～4.5um。对金属层进行图案化，形成第一电极118和第二电极128。

第一电极118经由穿透孔接触第五掺杂区113，从而提供至源区的电连接。同时，第一电极118还将第五掺杂区113和第六掺杂区114彼此短接。第二电极128经由穿透孔接触第八掺杂区122，从而提供至截止环的电连接。

对半导体衬底101进行减薄，使得半导体衬底101的厚度达到200～300um。类似地，在半导体衬底101的与第一掺杂区102相对的表面上形成第三电极108，从而提供至漏区的电连接。在该实施例中，第一电极118和第三电极108分别作为MOSFET的源极电极和漏极电极。

最终，该制造方法形成的功率器件100的结构如图6h所示。

<第三实施例>

图7示出根据本发明第三实施例的功率器件的截面图。

在该实施例中，功率器件200为金属氧化物半导体场效应晶体管(MOSFET)。在下文中，以N型MOSFET为例进行说明，然而，本发明不限于此。

参见图7，其中示出元胞区110和环区120的纵向结构。为了简明清楚，图中元胞区110只包含了两个元胞的纵向结构示意图，而实际产品当中，元胞的数量不止于两个，环区110只包含了五个第三掺杂区221，而在实际产品当中，可以少于或者多于这个数量。在功率器件200中，元胞区110和环区120包括公共的半导体衬底101以及位于半导体衬底101上的第一掺杂区102。在该实施例中，半导体衬底101的例如为硅衬底，并且掺杂类型为N++型，第一掺杂区102例如是原位掺杂的外延半导体层，并且掺杂类型为N型。半导体衬底101作为MOSFET的漏区。

在元胞区110中，在第一掺杂区102中形成掺杂类型为P型的多个第二掺杂区211。第一掺杂区102与多个第二掺杂区211的掺杂类型相反，多个第二掺杂区211交替分布于第一掺杂区102中，形成第一电荷补偿结构。在环区120中，在第一掺杂区102中形成掺杂类型为P型的多个第三掺杂区221。第一掺杂区102与多个第三掺杂区221的掺杂类型相反，多个第三掺杂区221交替分布于第一掺杂区102中，形成第二电荷补偿结构。所述多个第二掺杂区211和多个第三掺杂区221分别具有从顶端至底端减小的掺杂浓度分布，并且每个掺杂区都可以由堆叠的多个外延层组成。

进一步地，在元胞区110中，在多个第二掺杂区211上方形成多个第四掺杂区112，以及在第四掺杂区112中形成第五掺杂区113。第四掺杂区112和第五掺杂区113例如是通过离子注入形成的掺杂区，并且掺杂类型分别为P型和N+型。第四掺杂区112作为MOSFET的本体阱区，第五掺杂区113作为MOSFET的源区。第四掺杂区112的底部与相应的一个第二掺杂区211接触。优选地，在第四掺杂区112中还可以形成第六掺杂区114。第六掺杂区114例如是通过离子注入形成的掺杂区，并且掺杂类型分别为P+型。第六掺杂区114延伸至第四掺杂区112中，并且与第五掺杂区113邻接。在该优选的实施例中，第六掺杂区114用作本体阱区的引出端。

在第一掺杂区102和第四掺杂区112的表面上，形成包括栅极介质115和栅极导体116的栅极叠层。栅极导体116从第一掺杂区102横向延伸至第五掺杂区113。栅极导体116的至少一部分位于第四掺杂区112的上方，使得第四掺杂区112在第一掺杂区102和第五掺杂区113之间的部分形成MOSFET的沟道区。

进一步地，在环区120中，在第一掺杂区102中形成第七掺杂区104。所述第七掺杂区104例如是通过离子注入形成的掺杂区，并且掺杂类型为P型。第七掺杂区104横向延伸至第四掺杂区112，形成主结。第七掺杂区104从表面纵向延伸至预定深度，与一部分第三掺杂区221接触，使得一部分第四掺杂区112与一部分第三掺杂区221经由主结相连。进一步地，在第一掺杂区102中形成第八掺杂区122。第八掺杂区122限定MOSFET的周边，并且作为截止环。所述第八掺杂区122例如是通过离子注入形成的掺杂区，并且掺杂类型为P+型。第八掺杂区122可以与第四掺杂区112一起形成，二者的掺杂类型和延伸深度相同。

进一步地，层间介质层105覆盖上述的器件结构。在层间介质层105中形成穿透孔。第一电极118经由穿透孔接触第五掺杂区113，从而提供至源区的电连接。同时，第一电极118还将第五掺杂区113和第六掺杂区114彼此短接。第二电极128经由穿透孔接触第八掺杂区122，从而提供至截止环的电连接。在半导体衬底101的与第一掺杂区102相对的表面上形成第三电极108，从而提供至漏区的电连接。在该实施例中，第一电极118和第三电极108分别作为MOSFET的源极电极和漏极电极。

在该实施例中，第二掺杂区211和第三掺杂区221是同时形成的。与第一实施例不同，采用深槽刻蚀和外延回填技术形成第二掺杂区211和第三掺杂区221，二者的电阻率完全相同。然而，由于深槽形状不同，使得第二掺杂区211和第三掺杂区221的底端的形状不同。

为了清楚地说明问题，在图7中定义了水平X方向和垂直Y方向。所谓水平X方向是沿着环区120到元胞区110横向延伸的方向。所谓垂直Y方向是沿着半导体衬底101至第五掺杂区113纵向延伸的方向。

在水平X方向上，W1为第二掺杂区211的宽度，S1为彼此相邻的第二掺杂区211之间的间距；W2为第三掺杂区221的宽度，S2为彼此相邻的第三掺杂区221之间的间距，S3为彼此相邻的第三掺杂区221和第二掺杂区211之间的间距。在实际制作过程中，要求满足X方向深槽刻蚀窗口满足以下规则：W1+S1＝n*(W2+S2)，且W1/(W1+S1)＝W2/(W2+S2)，其中n为整数。

在垂直Y方向上，第二掺杂区211和第三掺杂区221的掺杂浓度是非线性的。第二掺杂区211和第三掺杂区221的顶端靠近功率器件的源区，即第五掺杂区113，底端靠近功率器件的漏区，即半导体衬底101。第二掺杂区211和第三掺杂区221分别具有从顶端至底端减小的掺杂浓度分布。

第一电荷补偿结构在靠近漏极附近的区域为I区域；第一电荷补偿结构在靠近源极附近的区域为II区域。I区域和II区域中第二掺杂区111内P型外延填充的形貌有差别。在I区域中第二掺杂区211和第一掺杂区102的Y方向交界面相对于水平X轴斜率小；在II区域中第二掺杂区211和第一掺杂区102的Y方向交界面相对于水平X轴斜率大。斜率有差异的原因是，深槽刻蚀的时候，在I区域和II区域的刻蚀角度不同。一般而言，在I区域会采用85°～87°的刻蚀角度，在II区域会采用88°～89°的刻蚀角度。

具体而言，在回填的外延层掺杂浓度一定的情况下，由于斜率角度的原因，在I区域中第一掺杂区102的掺杂浓度高于第二掺杂区111掺杂浓度；II区域中第一掺杂区102掺杂浓度近似等于第二掺杂区111掺杂浓度。在垂直Y方向上，第二掺杂区111掺杂浓度变化呈现非线性的变化，而且其平均掺杂浓度低于第一掺杂区102平均掺杂浓度。

<第四实施例>

图8示出根据本发明第四实施例的功率器件的截面图。在该实施例中，功率器件300为二极管。

参见图8，其中示出元胞区110和环区120的纵向结构。为了简明清楚，图中元胞区110只包含了两个元胞的纵向结构示意图，而实际产品当中，元胞的数量不止于两个，环区110只包含了五个第三掺杂区121，而在实际产品当中，可以少于或者多于这个数量。在功率器件300中，元胞区110和环区120包括公共的半导体衬底101以及位于半导体衬底101上的第一掺杂区102。在该实施例中，半导体衬底101的例如为硅衬底，并且掺杂类型为N++型，第一掺杂区102例如是原位掺杂的外延半导体层，并且掺杂类型为N型。半导体衬底101作为二极管的阴极。

在元胞区110中，在第一掺杂区102中形成掺杂类型为P型的多个第二掺杂区111。第一掺杂区102与多个第二掺杂区111的掺杂类型相反，多个第二掺杂区111交替分布于第一掺杂区102中，形成第一电荷补偿结构。在环区120中，在第一掺杂区102中形成掺杂类型为P型的多个第三掺杂区121。第一掺杂区102与多个第三掺杂区121的掺杂类型相反，多个第三掺杂区121交替分布于第一掺杂区102中，形成第二电荷补偿结构。所述多个第二掺杂区111和多个第三掺杂区121分别具有从顶端至底端减小的掺杂浓度分布，并且每个掺杂区都可以由堆叠的多个外延层组成。

进一步地，在元胞区110中，在多个第二掺杂区111上方形成多个第四掺杂区112，以及在第四掺杂区112中形成第五掺杂区313。第四掺杂区112和第五掺杂区313例如是通过离子注入形成的掺杂区，并且掺杂类型分别为P型和P+型。第四掺杂区112作为二极管的阳极。第四掺杂区112的底部与相应的一个第二掺杂区111接触。优选地，在第四掺杂区112中还可以形成第五掺杂区313。第五掺杂区313例如是通过离子注入形成的掺杂区，并且掺杂类型分别为P+型。第五掺杂区313延伸至第四掺杂区112。在该优选的实施例中，第五掺杂区313用作阳极的引出端。

进一步地，在环区120中，在第一掺杂区102中形成第七掺杂区104。所述第七掺杂区104例如是通过离子注入形成的掺杂区，并且掺杂类型为P型。第七掺杂区104横向延伸至第四掺杂区112，形成主结。第七掺杂区104从表面纵向延伸至预定深度，与一部分第三掺杂区121接触，使得一部分第四掺杂区112与一部分第三掺杂区121经由主结相连。进一步地，在第一掺杂区102中形成第八掺杂区122。第八掺杂区122限定二极管的周边，并且作为截止环。所述第八掺杂区122例如是通过离子注入形成的掺杂区，并且掺杂类型为P+型。第八掺杂区122可以与第四掺杂区112一起形成，二者的掺杂类型和延伸深度相同。

进一步地，层间介质层105覆盖上述的器件结构。在层间介质层105中形成穿透孔。第一电极118经由穿透孔接触第五掺杂区313，从而提供至阳极的电连接。同时，第一电极118还将第五掺杂区313和第六掺杂区114彼此短接。第二电极128经由穿透孔接触第八掺杂区122，从而提供至截止环的电连接。在半导体衬底101的与第一掺杂区102相对的表面上形成第三电极108，从而提供至阴极的电连接。在该实施例中，第一电极118和第三电极108分别作为二极管的阳极电极和阴极电极。

为了清楚地说明问题，在图8中定义了水平X方向和垂直Y方向。所谓水平X方向是沿着环区120到元胞区110横向延伸的方向。所谓垂直Y方向是沿着半导体衬底101至第五掺杂区313纵向延伸的方向。

在水平X方向上，W1为第二掺杂区111的宽度，S1为彼此相邻的第二掺杂区111之间的间距；W2为第三掺杂区121的宽度，S2为彼此相邻的第三掺杂区121之间的间距，S3为彼此相邻的第三掺杂区121和第二掺杂区111之间的间距。在实际制作过程中，要求满足X方向注入窗口满足以下规则：W1+S1＝n*(W2+S2)，且W1/(W1+S1)＝W2/(W2+S2)，其中n为整数。

在垂直Y方向上，第二掺杂区111和第三掺杂区121的掺杂浓度是非线性的。第二掺杂区111和第三掺杂区121的顶端靠近二极管的阳极，即第五掺杂区313，底端靠近二极管的阴极，即半导体衬底101。第二掺杂区111和第三掺杂区121分别具有从顶端至底端减小的掺杂浓度分布。

根据本发明的上述实施例，功率器件可以是高压功率器件、IGBT功率器件或者二极管。其功率器件结构中包含第一掺杂区和第二掺杂区，且两种掺杂区交替分布。在具体的实施例中，第一掺杂区和第二掺杂区的位置可以相互变换。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求所界定的范围为准。