带有3D鳍式场效应晶体管结构的分裂栅非易失性存储器单元及其制作方法与流程

相关专利申请

本申请要求2015年3月17日提交的美国临时申请号62/134,489的权益，并且该美国临时申请以引用方式并入本文。

本发明涉及非易失性闪存存储器单元阵列。

背景技术：

目前，已知分裂栅型非易失性存储器单元。美国专利5,029,130（出于所有目的以引用的方式并入）描述了这种分裂栅存储器单元。此存储器单元具有设置在沟道区的第一部分上方并控制所述第一部分的传导的浮栅，以及设置在所述沟道区的第二部分上方并控制所述第二部分的传导的字线（控制）栅。控制栅具有与浮栅侧向相邻设置并设置在沟道区第二部分上方的第一部分，并且控制栅具有沿浮栅向上并在其上方延伸的第二部分。因为沟道区沿半导体衬底的平坦表面形成，所以当器件几何形状变小时，沟道区的总面积（例如，宽度）也变小。这减小了源极区和漏极区之间的电流，从而需要更灵敏的感测放大器等来检测存储器单元的状态。

因为缩小光刻尺寸从而减小沟道宽度影响所有半导体器件的问题，所以已经提出了鳍式场效应晶体管(fin-fet)类型的结构。在fin-fet类型的结构中，半导体材料的鳍形构件将源极区连接到漏极区。鳍形构件具有顶部表面和两个侧表面。从源极区到漏极区的电流然后可沿顶部表面以及两个侧表面流动。因此，沟道区的宽度增加，从而增加电流。然而，通过将沟道区“折叠”成两个侧表面，从而减小了沟道区的“占有面积”，而增加沟道区的宽度但不牺牲更多的半导体实际面积。已经公开了使用这种fin-fet的非易失性存储器单元。现有技术的fin-fet非易失性存储器结构的一些示例包括美国专利7,423,310、7,410,913和8,461,640。然而，目前为止，这些现有技术的fin-fet结构已经公开了使用浮栅作为堆叠栅器件，或者使用俘获材料，或者使用sro（富硅氧化物）或使用纳米晶体硅来存储电荷，或者其他更复杂的存储器单元配置。

技术实现要素：

改进的非易失性存储器单元包括：第一导电类型的半导体衬底，该半导体衬底具有鳍形上表面部分，所述鳍形上表面部分具有顶部表面和两个侧表面；以及在鳍形上表面部分中不同于第一导电类型的第二导电类型的间隔开的第一区和第二区，沟道区在第一区和第二区之间延伸。沟道区具有包括顶部表面的第一部分和两个侧表面的第一部分的第一部分，并且具有包括顶部表面的第二部分和两个侧表面的第二部分的第二部分。导电浮栅包括沿顶部表面的第一部分延伸并且与其绝缘的第一部分、沿所述两个侧表面中的一个的所述第一部分延伸并且与其绝缘的第二部分、以及沿所述两个侧表面中的另一个的第一部分延伸并且与其绝缘的第三部分。导电控制栅包括沿顶部表面的第二部分延伸并且与其绝缘的第一部分、沿两个侧表面中的一个的第二部分延伸并与其绝缘的第二部分、沿两个侧表面中的另一个的第二部分延伸并与其绝缘的第三部分、沿浮栅第一部分的至少一些向上并在其上方延伸并与其绝缘的第四部分、延伸出并在浮栅第二部分的至少一些上方延伸并与其绝缘的第五部分、延伸出并在浮栅第三部分的至少一些上方延伸并与其绝缘的第六部分。

一种改进的非易失性存储器阵列包括：第一导电类型的半导体衬底，所述半导体衬底具有沿第一方向延伸的多个平行的鳍形上表面部分，每个鳍形上表面部分具有顶部表面和两个侧表面；以及形成在鳍形上表面部分中的每一个上的多个存储器单元。每个存储器单元包括在一个鳍形上表面部分中不同于第一导电类型的第二导电类型的间隔开的第一区和第二区，沟道区在第一区和第二区之间延伸，其中沟道区具有包括顶部表面的第一部分和两个侧表面的第一部分的第一部分，并且具有包括顶部表面的第二部分和两个侧表面的第二部分的第二部分。每个存储器单元还包括导电浮动和控制栅。导电浮栅包括沿顶部表面的第一部分延伸并与其绝缘的第一部分、沿两个侧表面中的一个的第一部分延伸并与其绝缘的第二部分、以及沿两个侧表面中的另一个的第一部分延伸并与其绝缘的第三部分。导电控制栅包括沿顶部表面的第二部分延伸并与其绝缘的第一部分、沿两个侧表面中的一个的第二部分延伸并与其绝缘的第二部分、沿两个侧表面中的另一个的第二部分延伸并与其绝缘的第三部分、沿浮栅第一部分的至少一些向上并在其上方延伸并与其绝缘的第四部分、延伸出并在浮栅第二部分的至少一些上方并与其绝缘的第五部分、以及延伸出并在浮栅第三部分的至少一些上方延伸并与其绝缘的第六部分。多个控制栅线，每个控制栅线沿垂直于第一方向的第二方向延伸并且电连接到用于鳍形上表面部分中的每一个的所述控制栅中的一个。

一种形成非易失性存储器单元的方法包括：在第一导电类型的半导体衬底的表面中形成一对平行的沟槽，从而在沟槽之间形成具有顶部表面和两个侧表面的鳍形上表面部分；沿顶部表面和两个侧表面形成绝缘材料；在鳍形上表面部分中形成与第一导电类型不同的第二导电类型的间隔开的第一区和第二区，沟道区在第一区和第二区之间延伸（其中沟道区具有包括顶部表面的第一部分和两个侧表面的第一部分的第一部分，并且具有包括顶部表面的第二部分和两个侧表面的第二部分的第二部分）；形成导电浮栅；以及形成导电控制栅。导电浮栅包括沿顶部表面的第一部分延伸并与其绝缘的第一部分、沿两个侧表面中的一个的第一部分延伸并与其绝缘的第二部分、以及沿两个侧表面中的另一个的第一部分延伸并与其绝缘的第三部分。所述导电控制栅包括沿所述顶部表面的第二部分延伸并与其绝缘的第一部分、沿两个侧表面中的一个的第二部分延伸并与其绝缘的第二部分、沿两个侧表面中的另一个的第二部分延伸并与其绝缘的第三部分、沿浮栅第一部分的至少一些向上并在其上方延伸并与其绝缘的第四部分、延伸出并在浮栅第二部分的至少一些上方延伸并与其绝缘的第五部分、以及延伸出并在浮栅第三部分的至少一些上方延伸并与其绝缘的第六部分。

通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。

附图说明

图1a-1x为示出形成本发明的分裂栅非易失性存储器单元的步骤的侧视横截面图（沿wl(x)方向）。

图2a-2w为示出形成本发明的分裂栅非易失性存储器单元的步骤的侧视横截面图（沿bl(y)方向）。

图3为存储器单元阵列布局的俯视图。

图4为替代实施方案中存储器单元阵列布局的俯视图。

图5a-5h为示出根据替代实施方案形成本发明的分裂栅的非易失性存储器单元的步骤的侧视横截面图（沿wl(x)方向）。

具体实施方式

本发明是一种仅具有两个栅极即浮栅和控制栅的简单分裂栅型存储器单元的fin-fet配置，其中控制栅具有与浮栅侧向相邻的第一部分和沿浮栅向上并在其上方延伸的第二部分。制作这种分裂栅存储器单元的方法提供许多优点，包括硅沟槽蚀刻和用于隔离的部分氧化物填充，以及自对准部件诸如浮栅。

图1a-1y和2a-2x是示出形成fin-fet分裂栅存储器单元阵列的工艺步骤的侧视横截面图。图1a-1x示出了字线（x）方向上的横截面，并且图2a-2x示出了位线（y）方向上的横截面。所述工艺开始于在硅衬底10的表面上形成氮化硅（“氮化物”）层12。在氮化物层12上形成层多晶硅（“多晶硅(poly)”）14。在多晶硅层14上形成第二氮化物层16。所得结构示于图1a和2a中。使用光刻和蚀刻工艺来对第二氮化物层16进行图案化（即，光致抗蚀剂被沉积，选择性地暴露和蚀刻，使氮化物层16的部分暴露，然后使用氮化物蚀刻进行蚀刻）。氮化物蚀刻移除除了一对氮化物块16之外的所有部分，如图1b和2b所示。

在结构上形成二氧化硅（“氧化物”）层18，如图1c和2c所示。执行各向异性氧化物蚀刻以在bl方向上降低氧化物，并且使氧化物间隔物18邻接氮化物块（图1d/2d）。然后用氮化物蚀刻移除氮化物块16（图1e/2e）。然后执行多晶硅蚀刻，以移除多晶硅层14在wl方向上的暴露部分（除了氧化物间隔物下面的多晶硅层块14）（图1f/2f）。然后用氧化物蚀刻移除氧化物层和间隔物18（图1g/2g）。使用氮化物蚀刻来在wl方向上移除氮化物层12（除了多晶块14下面的氮化物层块12之外）（图1h/2h）。然后执行硅蚀刻，其移除多晶硅层14的剩余部分，并且还在硅衬底10在wl方向上的暴露部分中形成沟槽20（图1i/2i）。然后将氧化物22沉积在结构上，随后使用氮化物层12作为蚀刻停止层进行化学机械抛光(cmp)，其用氧化物22填充沟槽（图1j/2j）。然后执行部分氧化物蚀刻以使沟槽中的氧化物22凹陷（图1k/2k）。然后使用氮化物蚀刻移除氮化物12（图1l/2l）。

然后在衬底10的暴露表面上沉积或生长薄氧化物层24(fgox)，包括在沟槽20中的暴露表面。然后在氧化物层24上形成多晶硅层26（fg多晶硅）（图1m/2m）。然后将氮化物层28沉积在多晶硅层上（填充沟槽20，然后使用平坦化蚀刻进行平坦化（图1n/2n）。然后将光致抗蚀剂30沉积在结构上，并使用光刻工艺进行选择性蚀刻，使光致抗蚀剂30(fgpr)的条带沿wl方向延伸（使氮化物层28的部分暴露）。通过氮化物蚀刻移除氮化物层28的暴露部分（图1o/2o）。然后移除光致抗蚀剂30。氧化工艺用于氧化多晶硅层26的暴露部分，产生氧化的多晶硅32(polyox)的区（图1p/2p）。然后使用湿式氮化物蚀刻移除氮化物28（图1q/2q）。执行各向异性多晶硅蚀刻以移除多晶硅层26不在氧化的多晶硅32下方的那些部分（图1r/2r）。

在衬底10与多晶硅层26和氧化的多晶硅32相邻的表面部分中执行字线vt植入（例如，毯覆式硼植入）（以控制字线vt）。在氧化的多晶硅32和多晶硅层26的暴露部分上形成氧化物层34（隧道ox）（例如，通过hto沉积）（图1s/2s）。然后在结构上方形成多晶硅层36（图1t/2t）。然后执行植入过程（例如，n+植入）以掺杂多晶硅层36。然后将光致抗蚀剂38沉积在结构上，并通过光刻蚀刻工艺选择性地去除其部分，使多晶硅层36的部分沿bl方向通过光致抗蚀剂38暴露。然后执行多晶硅蚀刻以移除多晶硅层36的暴露部分（图1u/2u）。移除光致抗蚀剂38，并且在结构上方沉积新的光致抗蚀剂40，并且其部分通过光刻蚀刻工艺选择性地移除，使结构的部分沿bl方向通过光致抗蚀剂40暴露。执行高电压植入（hvii植入）以在衬底的与fg多晶硅26相邻的表面中形成源极线结42（图1v/2v）。执行退火以完成衬底中源极区（sl）42的形成。可执行类似的植入/退火以在多晶硅层36的另一侧上的衬底中形成漏极区（dr）44。最终结构示于图1w、1x和2w中。然后执行额外的处理以形成本领域中众所周知的电触点、接触线、源极扩散线等。

上述工艺形成存储器单元，所述存储器单元具有设置在衬底的鳍形沟道区46的第一部分的顶部上方并沿侧面的浮栅26，所述第一部分在源极区42和漏极区44之间延伸（参见图1w和2w）。第二多晶硅层36是控制栅，其具有设置在衬底的鳍形沟道区46的第二部分的顶部上方并沿侧面的第一部分（参见图1x和2w），以及沿浮栅26向上并在上方延伸并沿浮栅26的侧面向下延伸的第二部分（参见图1w和2w）。硅沟槽中的氧化物24和34提供与硅鳍片以及相邻存储器单元之间的隔离。此单元配置提供了分裂栅存储器单元，其组合（1）具有与浮栅26相邻的第一部分和沿浮栅26向上并在其上方延伸的第二部分的控制栅36，（2）沿鳍形沟道区46的第一部分的顶部表面和侧表面延伸以增强其间的电容耦合的浮栅26，（3）控制栅36的第一部分沿鳍形沟道区46的第二部分的顶部表面和侧表面延伸，其增强了其间的电容耦合，并且利用较小尺度的器件部件（即，衬底表面的相同单位面积内有更多器件部件）使电流最大化，（4）控制栅36的第二部分沿浮栅的顶部部分向上并在其上方延伸，并且延伸出并在浮栅的侧部部分上方延伸，以增强其间的电容耦合，以及（5）浮栅的上表面向上倾斜到锋利边缘26a（相对于浮栅侧壁），所述锋利边缘面向控制栅36，以增强其间的隧穿。此配置还允许利用自对准的存储器单元部件进行有效的形成处理。

图3示出了存储器单元阵列布局的俯视图。衬底中的扩散线将源极区42的行连接在一起。浮栅26都通过图2o的光致抗蚀剂30在x方向上自对准，并且通过图1f的氧化物间隔物18在y方向上自对准。位线触点48连接到漏极区44，并且通过金属线（未示出）在y方向上连接在一起。

图4示出了存储器单元阵列布局的替代实施方案的俯视图，其中源极区的行通过源极线触点36和将那些触点连接在一起沿x方向延伸的金属源极线37而非衬底中的扩散线而连接在一起。

图5a-5h是形成fin-fet分裂栅存储器单元阵列的替代实施方案的侧视横截面图。这些图示出了可代替上文关于图1a-1l和2a-2l描述的处理步骤的处理步骤。此替代处理直接使用光刻而非通过间隔物来限定半导体鳍的宽度。所述工艺开始于在硅衬底10上形成氧化物层52（图5a）。在氧化物层52上形成氮化物层54（图5b）。在结构上沉积光致抗蚀剂56，随后进行光刻蚀刻，使氮化物层54的区域暴露（图5c）。氮化物蚀刻移除氮化物层54的暴露部分（图5d）。移除光致抗蚀剂56。使用蚀刻移除氧化物层52暴露下面衬底的暴露部分，并移除衬底10的暴露部分，以在衬底10的暴露部分中形成沟槽58（图5e）。然后将氧化物沉积在结构上，随后使用氮化物层54作为蚀刻停止层进行化学机械抛光(cmp)，其用氧化物60填充沟槽（图5f）。然后执行部分氧化物蚀刻以使沟槽中的氧化物60凹陷（图5g）。然后使用氮化物蚀刻移除氮化物54，并且使用氧化物蚀刻移除衬垫氧化物52（图5h）。然后，所述过程继续使用上文描述的步骤，开始于关于图1m和2m描述的步骤。

应当理解，本发明不限于上述和本文所示的一种或多种实施方案，而是包括落在由此支持的任何权利要求的范围内的任何和所有变型。举例来说，本文中对本发明的提及并不意在限制任何权利要求或权利要求术语的范围，而是仅参考可由一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制任何权利要求。此外，并非所有方法步骤都按照所示的确切顺序执行。最后，单个材料层可以被形成为多个这种或类似材料层，反之亦然。

应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”（其间没有设置中间材料、元件或空间）和“间接在…上”（其间设置有中间材料、元件或空间）。类似地，术语“相邻”包括“直接相邻”（其间没有设置中间材料、元件或空间）和“间接相邻”（其间设置有中间材料、元件或空间），“被安装到”包括“被直接安装到”（其间没有设置中间材料、元件或空间）和“被间接安装到”（其间设置有中间材料、元件或空间），并且“被电耦合至”包括“被直接电耦合至”（其间没有将元件电连接在一起的中间材料或元件）和“被间接电耦合至”（其间有将元件电连接在一起的中间材料或元件）。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。